[發(fā)明專利]一鍵測(cè)試自動(dòng)增益控制環(huán)路時(shí)間常數(shù)的方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210017888.0
• 申請(qǐng)日: 2012-01-19
• 公開（公告）號(hào): CN102710228A
• 公開（公告）日: 2012-10-03
• 發(fā)明（設(shè)計(jì)）人: 饒俊
• 申請(qǐng)（專利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第十研究所
• 主分類號(hào): H03G3/20
• 分類號(hào): H03G3/20;G01R31/28
• 代理公司: 成飛(集團(tuán))公司專利中心 51121
• 代理人: 郭純武

技術(shù)領(lǐng)域

本發(fā)明涉及一種主要用于測(cè)試自動(dòng)增益控制環(huán)路（AGC）時(shí)間常數(shù)，即環(huán)路穩(wěn)定時(shí)間的方法。

背景技術(shù)

自動(dòng)增益控制環(huán)路（AGC）時(shí)間常數(shù)(settling?time)是指輸入信號(hào)強(qiáng)弱變化時(shí)自動(dòng)增益控制環(huán)路（AGC）環(huán)路輸出穩(wěn)定的時(shí)間，時(shí)間常數(shù)（settling?time）的設(shè)置與信息的調(diào)制頻率、功率變化頻率都有關(guān)，不能太短也不能太長(zhǎng)，所以時(shí)間常數(shù)是表征AGC環(huán)路的關(guān)鍵指標(biāo)之一。

通常測(cè)試AGC時(shí)間常數(shù)的方法是將AGC環(huán)路的的輸出通過數(shù)模轉(zhuǎn)換器D/A轉(zhuǎn)換為模擬信號(hào)，通過人工操作儀器測(cè)試的方式進(jìn)行的。它首先是利用信號(hào)源產(chǎn)生調(diào)幅頻率可變的調(diào)幅信號(hào)輸入到AGC環(huán)路，然后利用示波器測(cè)試不同調(diào)幅信號(hào)副載波幅度的變化。根據(jù)調(diào)幅信號(hào)的頻率得到AGC時(shí)間常數(shù)，這種測(cè)量方法的問題是測(cè)量過程由人工操作完成，測(cè)量速度慢、操作繁瑣。

發(fā)明內(nèi)容

為了克服上述現(xiàn)有技術(shù)測(cè)量速度慢，操作繁瑣的問題，本發(fā)明提出一種測(cè)試效率更高、成本更低、測(cè)試更準(zhǔn)確的一鍵測(cè)試自動(dòng)增益控制（AGC）環(huán)路時(shí)間常數(shù)的方法。

本發(fā)明提出的一種一鍵測(cè)試自動(dòng)增益控制環(huán)路時(shí)間常數(shù)的方法，具有如下技術(shù)特征：

（1）針對(duì)設(shè)計(jì)在可編程門陣列芯片（FPGA）中的被測(cè)AGC環(huán)路，在FPGA中編制接收開始測(cè)試命令，改變被測(cè)自動(dòng)增益控制（AGC）環(huán)路增益，產(chǎn)生一個(gè)判斷AGC環(huán)路是否處于穩(wěn)定狀態(tài)的測(cè)試比較器和對(duì)被測(cè)AGC環(huán)路系統(tǒng)鐘進(jìn)行計(jì)數(shù)的計(jì)數(shù)器，完成對(duì)被測(cè)AGC環(huán)路時(shí)間常數(shù)的測(cè)試程序，在被測(cè)AGC環(huán)路模型上構(gòu)建測(cè)試模型；

（2）計(jì)算機(jī)通過CPCI、PCI、串口、網(wǎng)絡(luò)與FPGA連接，向FPGA發(fā)出開始測(cè)試的控制命令，由上述測(cè)試比較器判斷被測(cè)AGC環(huán)路輸出的峰值功率V_out是否小于或大于設(shè)定的門限值V_ref后，輸出結(jié)束脈和計(jì)數(shù)值；然后將計(jì)數(shù)值的結(jié)果上報(bào)給計(jì)算機(jī)，計(jì)算機(jī)根據(jù)上報(bào)結(jié)果和被測(cè)AGC環(huán)路的系統(tǒng)鐘計(jì)算出環(huán)路穩(wěn)定時(shí)間，并顯示結(jié)果。

本發(fā)明相比于現(xiàn)有技術(shù)具有如下有益效果：?

本發(fā)明在可編程門陣列芯片（FPGA）里編程，改變被測(cè)自動(dòng)增益控制（AGC）環(huán)路的增益，以實(shí)現(xiàn)輸入信號(hào)的階躍變化；比較AGC環(huán)路中峰值電路的輸出和設(shè)計(jì)者設(shè)計(jì)的參考值的方法判斷環(huán)路是否處于穩(wěn)定狀態(tài)；用統(tǒng)計(jì)時(shí)鐘個(gè)數(shù)的方法測(cè)試自動(dòng)增益控制（AGC）的穩(wěn)定時(shí)間，即時(shí)間常數(shù)；利用真實(shí)的工作信號(hào)進(jìn)行測(cè)試，替代了傳統(tǒng)測(cè)試方法中由信號(hào)源產(chǎn)生頻率可變的調(diào)幅測(cè)試信號(hào)。

本發(fā)明在可編程門陣列芯片（FPGA）中?利用被測(cè)AGC環(huán)路的設(shè)計(jì)，在可編程門陣列芯片（FPGA）中的數(shù)字環(huán)路增益上加上或減去一個(gè)常數(shù)值來增大或減小環(huán)路的數(shù)字增益實(shí)現(xiàn)被測(cè)AGC環(huán)路輸入信號(hào)的階躍變化。通過測(cè)試自動(dòng)增益控制AGC環(huán)路的階躍響應(yīng)，測(cè)試自動(dòng)增益控制AGC時(shí)間常數(shù)。

本發(fā)明在可編程門陣列芯片（FPGA）里編程，產(chǎn)生一個(gè)測(cè)試比較器以實(shí)現(xiàn)判斷環(huán)路是否處于穩(wěn)定狀態(tài)，利用被測(cè)AGC環(huán)路的峰值檢測(cè)輸出與被測(cè)AGC環(huán)路設(shè)計(jì)的參考值比較，達(dá)到設(shè)定的穩(wěn)定條件即輸出計(jì)數(shù)器的結(jié)束脈沖，替代了傳統(tǒng)測(cè)試方法利用示波器、頻譜儀測(cè)試輸出信號(hào)幅度，不需增加其它程序，也毋需增加將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的數(shù)模轉(zhuǎn)換器（D/A）。

本發(fā)明在可編程門陣列芯片（FPGA）里編程接收開始測(cè)試命令，啟動(dòng)可編程門陣列芯片（FPGA）中的測(cè)試計(jì)數(shù)器，當(dāng)收到結(jié)束脈沖時(shí)，可編程門陣列芯片（FPGA）中的計(jì)數(shù)器結(jié)束計(jì)數(shù)，輸出系統(tǒng)鐘個(gè)數(shù)，利用CPCI、PCI、串口或網(wǎng)口等接口上報(bào)給計(jì)算機(jī)軟件。

本發(fā)明在計(jì)算機(jī)軟件中根據(jù)系統(tǒng)鐘頻率（fs）和計(jì)數(shù)(N)計(jì)算AGC環(huán)路的時(shí)間常數(shù)并顯示。

利用本方法不需要使用儀器和人工操作，使測(cè)試效率更高、成本更低、測(cè)試更準(zhǔn)確。操作者只需在計(jì)算機(jī)軟件界面上點(diǎn)擊“開始測(cè)試”鍵就可以啟動(dòng)測(cè)試并自動(dòng)完成測(cè)試。包括控制測(cè)試啟動(dòng)和接收結(jié)果的計(jì)算機(jī)、替代頻譜儀測(cè)試信號(hào)幅度的可編程門陣列芯片（FPGA）。本發(fā)明通過測(cè)試自動(dòng)增益控制AGC環(huán)路的階躍響應(yīng)，達(dá)到測(cè)試自動(dòng)增益控制AGC時(shí)間常數(shù)的目的。

附圖說明

圖1是本發(fā)明測(cè)試硬件連接方式。

圖2是本發(fā)明被測(cè)試AGC環(huán)路模型和測(cè)試模型。

圖3是環(huán)路穩(wěn)定時(shí)間統(tǒng)計(jì)方法。

圖4是本發(fā)明計(jì)算機(jī)軟件程序的控制流程圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說明。