[發明專利]一鍵測試自動增益控制環路時間常數的方法

無效

• 申請號: 201210017888.0
• 申請日: 2012-01-19
• 公開（公告）號: CN102710228A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: 饒俊
• 申請（專利權）人: 中國電子科技集團公司第十研究所
• 主分類號: H03G3/20
• 分類號: H03G3/20;G01R31/28
• 代理公司: 成飛(集團)公司專利中心 51121
• 代理人: 郭純武

1.一鍵測試自動增益控制環路時間常數的方法，具有如下技術特征：

（1）針對設計在可編程門陣列芯片（FPGA）中的被測AGC環路，在FPGA中編制接收開始測試命令，改變被測自動增益控制（AGC）環路增益，產生一個判斷AGC環路是否處于穩定狀態的測試比較器和對被測AGC環路系統鐘進行計數的計數器，完成對被測AGC環路時間常數的測試程序，在被測AGC環路模型上構建測試模型；

（2）計算機通過CPCI、PCI、串口、網絡與FPGA連接，向FPGA發出開始測試的控制命令，由上述測試比較器判斷被測AGC環路輸出的峰值功率V_out是否小于或大于設定的門限值V_ref后，輸出結束脈和計數值；然后將計數值的結果上報給計算機，計算機根據上報結果和被測AGC環路的系統鐘計算出環路穩定時間，并顯示結果。

2.如權利要求1所述的一鍵測試自動增益控制環路時間常數的方法，其特征在于，測試計數器的開始和結束由開始、結束脈沖決定，開始脈沖由FPGA收到測試命令后產生，結束脈沖由在FPGA中的測試比較器輸出產生。

3.如權利要求1所述的一鍵測試自動增益控制環路時間常數的方法，其特征在于，測試比較器根據被測AGC環路的峰值檢測電路的峰值輸出與被測AGC環路的參考值比較，滿足條件則輸出結束脈沖。

4.如權利要求1所述的一鍵測試自動增益控制環路時間常數的方法，其特征在于，所述的測試程序包括：接收開始測試程序、實現被測AGC輸入信號階躍變化的程序、對被測AGC環路的系統鐘計數的程序以及判斷被測AGC環路處于穩定的程序。

5.如權利要求1所述的一鍵測試自動增益控制環路時間常數的方法，其特征在于，FPGA收到命令后進行測試，從開始測試到環路穩定對被測AGC環路的系統鐘頻率f_s進行計數，計數值為N，根據系統鐘頻率f_s和計數值N得到環路穩定時間及時間常數????????????????????????????????????????????????，式中T_ST為時間常數，f_s為被測AGC環路的系統鐘頻率，N為結束測試時計數器的計數值。

6.如權利要求1所述的一鍵測試自動增益控制環路時間常數的方法，其特征在于，FPGA的被測AGC環路模型中的可變增益放大器增益由可編程門陣列芯片FPGA控制，實現輸入信號的峰值檢測、比較，產生數字環路增益Gain，數字環路增益通過數模轉換器（D/A）變換，生成可變增益放大器所需的控制電壓。

7.如權利要求1所述的一鍵測試自動增益控制環路時間常數的方法，其特征在于，開始測試時，測試模型在被測AGC環路的數字環路增益值上加上或減去一個可任意設置的常數值,輸出到數模轉換器D/A，D/A將數字增益轉換為可變增益放大器的控制電壓，測試AGC環路輸入信號的階躍響應。