[發(fā)明專利]一種用電流差值來檢測互連線全開路缺陷的方法有效
| 申請?zhí)枺?/td> | 201210008460.X | 申請日： | 2012-01-11 |
| 公開（公告）號： | CN102645604A | 公開（公告）日： | 2012-08-22 |
| 發(fā)明（設(shè)計）人： | 韋素芬;唐凱 | 申請（專利權(quán)）人： | 集美大學(xué) |
| 主分類號： | G01R31/02 | 分類號： | G01R31/02;G01R31/28;G01R19/10 |
| 代理公司： | 西安通大專利代理有限責(zé)任公司 61200 | 代理人： | 陸萬壽 |
| 地址： | 361021 福建省*** | 國省代碼： | 福建;35 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 用電 差值 檢測 互連 開路 缺陷 方法 | ||
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路領(lǐng)域，涉及一種用電流差值來檢測互連線全開路缺陷的方法，尤其是一種集成電路的可測性設(shè)計、集成電路測試、以及集成電路的失效響應(yīng)分析方法。
背景技術(shù)：
針對發(fā)生在金屬互連線上的完全開路的缺陷(即：互連線全開路缺陷)現(xiàn)有的測試技術(shù)具有以下兩個共同點：
(1)現(xiàn)有的技術(shù)都是以測量開路點電壓的方式來檢測互連線全開路缺陷。
(2)現(xiàn)有技術(shù)認(rèn)為開路點的電壓是恒定值：采用靜態(tài)的固定電壓型的故障模型，包括單固定型故障模型(single?stuck-at?fault?model)、和多次固定型故障模型(N-detection?stuck-at?fault?model)。也就是說沒有考慮到在深亞微米的工藝下，由于相鄰信號線之間耦合電容的影響作用很大，互連線全開路缺陷處的電壓會隨著它周圍信號線邏輯狀態(tài)的變化而發(fā)生改變。而開路點電壓發(fā)生改變，就會使得電流也發(fā)生變化。
不同于測電壓，IDDQ測試是基于測試靜態(tài)漏電流來檢測集成電路中的缺陷。每一個IDDQ測試首先要施加對應(yīng)的測試向量；等待一段時間當(dāng)測試向量造成的電路狀態(tài)切換結(jié)束后，檢查IDDQ電流是否超過閾值范圍。無缺陷電路的IDDQ值就是閾值范圍的基礎(chǔ)值。在工藝特征尺寸為130納米及以上的較大尺寸時，這個無缺陷的IDDQ靜態(tài)漏電流基礎(chǔ)值很小。而對于存在缺陷的電路，在電路狀態(tài)切換結(jié)束后，IDDQ值仍然較高，超過閾值。自動測試設(shè)備(ATE)在電路的電源線Vdd端、或者地線Vss端測量IDDQ電流。
在深亞微米工藝下，在發(fā)生互連線全開路缺陷的地方，在耦合電容的作用下，開路金屬線所驅(qū)動的晶體管柵極電壓會隨著相鄰信號線邏輯狀態(tài)的變化而相應(yīng)改變，柵極電壓的改變又使得晶體管靜態(tài)漏電流也發(fā)生改變。所以從原理上來說，IDDQ測試可以檢測出互連線全開路缺陷。但是，當(dāng)深亞微米工藝下，使用單一漏電流IDDQ測試又會出現(xiàn)問題。由于深亞微米亞閾值傳導(dǎo)效應(yīng)會使得每個晶體管的IDDQ電流增大。而且隨著芯片集成規(guī)模的增大，晶體管數(shù)量增多到超過50～100百萬晶體管級別，芯片總IDDQ電流增大到幾百毫安(mA)的數(shù)量級。在如此大的芯片總靜態(tài)漏電流閾值的情境下，使得用單一靜態(tài)漏電流區(qū)分有缺陷電路與無缺陷電路變得非常困難。
發(fā)明內(nèi)容：
本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點，提供一種用電流差值來檢測互連線全開路缺陷的方法，即：用測量電流差值的方法來檢測在深亞微米工藝下芯片中是否存在的互連線全開路缺陷。
本發(fā)明所要達(dá)到的目的是通過以下技術(shù)方案來實現(xiàn)：
一種用電流差值來檢測互連線全開路缺陷的方法，包括以下步驟：(1)首先針對疑似存在開路缺陷的金屬線，從芯片版圖上獲取有哪些信號線與該開路缺陷候選點物理位置緊密相鄰的信息，基于該信息生成兩個特意形式的測試圖樣；(2)順序地加載兩個測試圖樣；(3)ATE設(shè)備在第二個測試圖樣加載之后的兩個規(guī)定的時間進(jìn)行電流測量，若兩次測量的電流差值大于幾個微安，則可以判斷發(fā)生了互連線全開路缺陷；(4)ATE設(shè)備在加載兩個測試圖樣的整個過程，都利用示波器觀察電流變化，若電流值發(fā)生“高”->“低”->“高”的變化，且電流最小值和穩(wěn)定后的最大值之差為若干微安數(shù)量級，這樣也可以判斷發(fā)生了互連線全開路缺陷。
所述步驟(1)是在集成電路設(shè)計階段，針對發(fā)生開路缺陷可能性高的開路缺陷候選點，從芯片版圖上獲取有哪些其它信號線與該開路缺陷候選點物理位置緊密相鄰的信息；基于這些信息，在集成電路設(shè)計階段，在可測性設(shè)計的測試向量生成時，DFT工程師對自動測試向量生成的工具設(shè)置約束條件，針對某個開路缺陷候選點，生成兩個特意的測試圖樣；這兩個測試圖樣為：第一個測試圖樣使得驅(qū)動開路候選點的電壓和它周圍緊鄰信號線的電壓都為低電平邏輯“0”；第二個測試圖樣使得驅(qū)動開路候選點的電壓仍舊為“0”，而它周圍緊鄰信號線的電壓都變?yōu)楦唠娖竭壿嫛?”。
所述步驟(2)是在集成電路的測試階段，ATE設(shè)備加載第一個測試圖樣；在第一個測試圖樣加載了6毫秒之后，ATE設(shè)備加載第二個測試圖樣；在該開路缺陷候選點物理位置接近的電源Vdd線或地Vss線上進(jìn)行電流測試的準(zhǔn)備。
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