[發明專利]分頻器及分頻方法

有效

• 申請號: 201210007468.4
• 申請日: 2012-01-11
• 公開（公告）號: CN102832932A
• 公開（公告）日: 2012-12-19
• 發明（設計）人: 林昂生
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 北京萬慧達知識產權代理有限公司 11111
• 代理人: 于淼;張一軍

技術領域

本發明關于一分頻器(frequency?divider)以及一分頻方法，尤指一種應用重定時(retimed)控制信號來執行相位選擇的分頻器以及分頻方法。

背景技術

隨著現代科技的進步，時鐘產生系統(例如一相位鎖定系統(phase?lock?loop，PLL)或是一延遲鎖定系統(delay?lock?loop，DLL))在無線通訊系統具有多樣化的應用。為了將單芯片系統(system?on?chip，SOC)中重要元件所受到的干擾減到最低，各個具有大功率的信號需要分別清楚定義且各自在頻域(frequency?domain)中分開，以得到較佳的效能。因此，分數型分頻器(fractional?frequency?divider)在無線傳送器或接收器中扮演著極重要的角色。

現有的分頻器在低頻帶通常以雙模(dual-modulus)或是多模(multi-modulus)前置分頻器(prescaler)來實現，舉例來說，一個除數為4.5的分頻器可由將除數平均地分布在4、5之間的前置分頻器來實現。然而，由于前置分頻器在輸出分頻后信號的同時需要變換其除數，而除數變換所產生的噪聲可能會使得前置分頻器的結果劣化，導致更多不期望的抖動噪聲。

除此之外，雙模或是多模前置分頻器是以數字方式運作，兩者均不適合運作于高頻。部分的現有的高頻分頻器會應用自混波(self-mixing)機制，以電感面積為代價來克服速度問題，其中電感是在混波結果中濾掉不需要的信號的必要元件。因此，電路設計者仍尋求精簡且具有低抖動噪聲與較高效能的分頻器設計。

除了上述所介紹的架構之外，相位選擇也是另一種實現分頻器的架構。請參照圖1，其為一現有的相位選擇分頻器1000的結構示意圖。現有的相位選擇分頻器1000包含有一相位選擇電路1100以及一控制電路1200。相位選擇電路接收多個輸入信號(舉例來說，四個正交信號SI、SQ、SIB以及SQB)來依據控制信息Sctrl選擇性地將輸入信號SI、SQ、SIB以及SQB其中之一輸出，以產生一輸出信號Sout。控制電路1200則接收輸出信號Sout來產生控制信息Sctrl(在此范例中，控制信息Sctrl包含有將輸入信號SI、SQ、SIB以及SQB其中之一選取并輸出所需要的所有信號)，其中輸出信號Sout之一周期時段由每一輸入信號SI、SQ、SIB以及SQB的部分時段所組成。

請參照圖2以進一步了解圖1所示的現有的相位選擇分頻器1000的運作細節。圖2為現有相位選擇分頻器1000中部分信號的時序示意圖，相位選擇電路1100選擇輸出輸入信號SI、SQ、SIB以及SQB其中之一來組成具有除數1.25、工作周期(duty?cycle)為40％的分頻后輸出信號Sout。請注意，在相位選擇電路1100從輸入信號SI轉換到輸入信號SQ時，其實際的轉換時間點會被限制在時間點ta到時間點tb之間，即當輸入信號SI與輸入信號SQ同為指示一低電壓電平的一時段Tc(一無毛刺(glitch-free)窗口)之中，因此控制信息Sctrl在經過一連串的門延遲(gate?delay)之后，需要確保相位選擇電路1100在時段Tc之中進行相位選擇，否則即會有毛刺噪聲出現在輸出信號Sout之中。由于時段Tc正好為每一輸入信號的1/4周期長短，因此無毛刺窗口的限制為分頻器的設計帶來了極大的挑戰，尤其是對于具有極窄小的無毛刺窗口的該高頻分頻器而言。于是，相位選擇電路1100的設計必須要十分小心，以確保可精確地執行相位選擇；換言之，在信號傳送路徑上每一組成元件的延遲時間與轉換速率(Slew?Rate)，均需要仔細考慮，以達到無毛刺的處理結果，否則由轉換中所造成的抖動噪聲會降低整體的系統效能。圖3為分頻器1000中的部分信號的另一時序范例示意圖。相較于圖2所示的例子，相位選擇電路1100選擇以60％的工作周期來組合成分頻后的輸出信號Sout，而精確的相位轉換時間點還需要限制在一時段Tc’之內，而時段Tc’與時段Tc具有相同的時間長度，即1/4輸入信號的周期。

發明內容

有鑒于此，本發明實施例的目的之一在于應用重定時(retimed)控制信號來提供一高速分頻器。