[發明專利]SRAM型FPGA的低功耗設計方法

有效

• 申請號: 201210007365.8
• 申請日: 2012-01-11
• 公開（公告）號: CN102609563A
• 公開（公告）日: 2012-07-25
• 發明（設計）人: 黃柯衡;胡瑜;李曉維
• 申請（專利權）人: 中國科學院計算技術研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京泛華偉業知識產權代理有限公司 11280
• 代理人: 王勇

技術領域

本發明涉及FPGA(現場可編程邏輯門陣列)電路的低功耗設計技術領域，具體地說，本發明涉及一種當前廣泛應用的SRAM(靜態隨機存儲單元)型FPGA的低功耗設計方法。

背景技術

一直以來，FPGA電路由于其設計周期短，開發成本低等特點而受到電路設計者的廣泛關注。伴隨著芯片性能的不斷提升，基于SRAM型FPGA的電路設計廣泛應用于通信工程、工業控制、嵌入式開發等領域。但是，由于晶體管特征尺寸的縮小、閾值電壓的不斷降低，SRAM型FPGA的漏電功耗迅速增加，成為制約SRAM型FPGA進一步應用的瓶頸。功耗不但直接影響到芯片的封裝形式與成本，而且過高的功耗導致了溫度的增加，與此同時帶來電流過大等一系列問題使得芯片的穩定性進一步惡化，反過來會給芯片的可靠性等諸多方面帶來困難。

SRAM型FPGA的漏電功耗主要由兩部分組成，包括亞閾值漏電功耗和柵極漏電功耗。其中，亞閾值漏電功耗是由于在晶體管處于關斷的狀態下，晶體管的源極和漏極之間仍然存在一定的電流而產生的功耗。隨著工藝的不斷進步，FPGA芯片的電源電壓不斷降低，為了在較低電壓條件下保持晶體管的開關特性，晶體管的閾值電壓也隨著電源電壓不斷降低，導致亞閾值漏電功耗隨著閾值電壓的降低而呈指數級增長。柵極漏電功耗是由于晶體管氧化層溝道效應導致柵極到襯底之間存在微小電流而產生的功耗。為了提高晶體管的驅動能力，晶體管氧化層厚度不斷減少，導致柵極漏電功耗急劇上升。資料顯示，在當前主流SRAM型FPGA中，大約60％～70％的漏電功耗發生在連線資源中。因此，針對SRAM型FPGA連線資源的功耗優化變得越來越重要。

當前國內外針對SRAM型FPGA的漏電功耗優化主要分為兩類：(1)修改SRAM型FPGA的結構，和(2)修改FPGA內實現的電路設計。

對于(1)類方法即進行SRAM型FPGA的結構優化，主要采用晶體管可編程電源電壓，高閾值電壓晶體管設計等等。晶體管可編程電源電壓對電路設計的關鍵路徑采用高電壓設計，保證電路運行性能；對電路設計的非關鍵路徑采用低電壓設計，對電路漏電功耗和性能進行折衷；對FPGA芯片中未使用的部分，不提供電源電壓，降低電路漏電功耗。對于高閾值電壓晶體管設計，由于亞閾值漏電功耗與晶體管閾值電壓呈指數增長關系，因此，高閾值電壓晶體管電路設計能夠有效降低電路漏電功耗。

對于(2)類方法即修改FPGA上實現的電路設計，主要修改設計內查找表的配置比特。對FPGA內連線資源的MUX結構進行SPICE(Simu?lation?Program?with?Integrated?Circuit?Emphasis，集成電路信號仿真程序)模擬發現，當MUX輸出邏輯為1時的平均漏電功耗比輸出邏輯為0時的平均漏電功耗低。因此，通過翻轉設計中查找表內的配置比特，盡可能地從查找表輸出邏輯1到連線MUX，可以降低連線資源中MUX的漏電功耗。

但是，以上兩類低功耗設計方案均存在一些不足，主要表現在以下四個方面：

1、時序影響較大。第(1)類低功耗設計方法配置電路電源電壓及晶體管閾值電壓，會影響晶體管開關特性，進而影響電路時序性能。

2、應用范圍受到局限。第(1)類低功耗設計方法從FPGA芯片結構角度進行優化，會對FPGA芯片的工藝制造過程產生影響，對現有FPGA芯片不適用。

3、存在額外面積開銷。第(1)類低功耗設計方法會引入額外的電源電壓控制結構，高閾值電壓晶體管設計需要修改晶體管尺寸，均會引入額外的面積開銷。

4、優化粒度較粗。第(2)類低功耗設計方法僅考慮了MUX結構輸出邏輯值與平均漏電功耗的關系，未進一步細化考慮MUX結構中漏電功耗與通路邏輯和旁路邏輯之間的關系，低功耗優化空間受限。

發明內容

本發明要解決的技術問題是提供一種SRAM型FPGA的低功耗設計方法，在有效降低電路漏電功耗的同時減少對電路時序性能產生影響。