[發明專利]半導體集成器件及其操作方法

無效

• 申請號: 201210006762.3
• 申請日: 2012-01-11
• 公開（公告）號: CN102594347A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 石岡俊幸;麻生卓司
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03M1/08
• 分類號: H03M1/08
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 申發振

技術領域

本發明涉及配備有模數轉換器的半導體集成電路及其操作方法，并且還涉及對降低噪聲有效的技術，該噪聲來自按照很難事先預測的操作時序來操作的噪聲源元件等。

背景技術

在諸如并入了模數(A/D)轉換器的微計算機和微控制器之類的半導體集成電路中，外部供應的模擬信號由A/D轉換器轉換成數字信號，并且該數字信號被供應給中央處理單元(CPU)。

在以下列出的專利文獻1中，對并入了A/D轉換器的微計算機進行了描述。模擬多路復用器與A/D轉換器的輸入端耦接以選擇由多個外部端子供應的多個模擬信號中的一個。所并入的A/D轉換器被配置為逐次逼近型A/D轉換器，其包括采樣和保持電路類型的比較器電路、數字單元、逐次逼近寄存器和本地DA轉換器。

安裝于半導體集成電路中的A/D轉換器需要將外部輸入的模擬信號精確地轉換成數字信號。但是，這些模擬信號尤其是受來自半導體集成電路的半導體芯片內部的邏輯電路或者半導體集成電路安裝于其上的安裝基板上的邏輯電路的各種噪聲所影響。因此，由A/D轉換產生的數字信號包括一些噪聲。

在以下列出的專利文獻2中，描述了數字/模擬混合的集成電路，在該集成電路中，為了防止包括采樣和保持電路的模擬電路的信噪比被由數字電路的操作時鐘所生成的噪聲而劣化，數字電路的操作時鐘與包括采樣和保持電路的模擬電路的操作時鐘通過例如根據單個參考時鐘來生成這兩個時鐘而彼此同步。此外，通過使用邏輯電路，將采樣和保持電路的操作時鐘設置為具有對于自數字電路的操作時鐘的變化點起的固定時段的時滯。因此，避免了使采樣和保持電路的操作時鐘的時序與數字電路的操作時鐘的時序一致。于是，采樣和保持電路總是能夠在沒有噪聲產生的時段內保持模擬信號。以這種方式，能夠實現防止模擬電路的信噪比劣化的目的。

[相關文獻]

[專利文獻]

[專利文獻1]日本公開的未經審查的專利申請No.2005-26805

[專利文獻2]日本公開的未經審查的專利申請No.Hei?1(1989)-206726

發明內容

本發明人在構想本發明之前從事被并入微計算機中的A/D轉換器的研發工作。因為該A/D轉換器需要具有高精度，所以防止噪聲的對策是必要的。

因此，本發明人在構想本發明之前檢測了在上述專利文獻2中所描述的用于防止因噪聲所致的劣化的方法。但是，在這種用于防止因噪聲所致的劣化的方法中，在采樣和保持電路的操作時鐘的時序與數字電路的操作時鐘的時序之間的偏移量(遲滯時間間隔)被設置為由邏輯電路事先預測到的固定時段。因此，揭示了以下問題：對于來自按照很難事先預測的操作時序來操作的噪聲源元件等的噪聲，無法防止因該噪聲所致的劣化。更具體而言，由于高速操作的各種高功能性模塊被并入大規模集成的新近的半導體集成電路中，因而很難事先預測此類高功能性模塊的操作時鐘的時序。此外，對于其他高功能性器件，例如安裝于半導體集成電路外部的安裝基板上的高速操作的高速邏輯電路，同樣難以事先預測它們的操作時鐘的時序。

本發明是基于以上所提到的由本發明人在構想本發明之前所進行的檢測結果來設計的。

因此，本發明的一個目的是降低來自按照很難事先預測的操作時序來操作的噪聲源元件等的噪聲。

本發明的另一個目的是降低來自按照很難事先預測的操作時序來操作的半導體集成電路內部的高功能性模塊或者安裝于安裝基板上的高功能性器件等的噪聲。

本發明的上述的及其他的目標和新特征根據下面在本說明書中的描述和附圖將變得清楚。

在本申請中所公開的發明的典型方面被總結如下。

根據本發明的一種示例性實施例的半導體集成電路1在半導體芯片中包括：包含采樣和保持電路1211及A/D轉換電路1212的A/D轉換器121，以及中央處理單元21。

模擬輸入信號(Vin)在保持期內由采樣和保持電路供應給A/D轉換電路的輸入端，以及數字輸出信號(D₀到D_N-1)由A/D轉換電路的輸出端生成。

中央處理單元執行數字輸出信號的數據處理。

半導體集成電路在半導體芯片中還包括時鐘發生單元30以及采樣和保持信號發生電路123。

時鐘發生單元生成供應給中央處理單元的操作時鐘信號(φ_CLK)以及供應給采樣和保持信號發生電路的時鐘輸出信號(φ_O)。