1.一種半導體集成電路，在半導體芯片中包括：包含采樣和保持電路及模數轉換電路的模數轉換器，以及中央處理單元，
其中模擬輸入信號能夠由所述采樣和保持電路在保持期內供應給所述模數轉換電路的輸入端，
其中由模數轉換產生的數字輸出信號能夠由所述模數轉換電路的輸出端來生成，
其中所述中央處理單元能夠執行所述數字輸出信號的數據處理，
所述半導體集成電路還包括：
在所述半導體芯片中的時鐘發生單元以及采樣和保持信號發生電路，
其中所述時鐘發生單元生成供應給所述中央處理單元的操作時鐘信號以及供應給所述采樣和保持信號發生電路的時鐘輸出信號，
其中，在所述半導體集成電路的校準操作中，響應于所述時鐘輸出信號，所述采樣和保持信號發生電路生成其時序彼此間不同的多個時鐘信號并且將所述時鐘信號按順序地供應給所述采樣和保持電路的采樣和保持控制輸入端，
其中在所述校準操作中，所述模數轉換電路將由所述采樣和保持電路以每個所述時鐘信號的每個時序保持的多個模擬信號按順序地轉換成多個數字信號，
其中在所述校準操作中，通過執行所述數字信號的分析，用于允許所述模數轉換器在低噪聲條件下的模數轉換的所述采樣和保持電路的保持期的時序選自所述時鐘信號，并且
其中，在所述半導體集成電路的正常操作中，通過所述校準操作從所述時鐘信號中選出的具有所述保持期的所述時序的時鐘信號被作為采樣和保持控制信號供應給所述采樣和保持電路，以及由所述采樣和保持電路以所述采樣和保持控制信號的時序保持的模擬信號由所述模數轉換電路進行模數轉換并且被作為所述數字輸出信號來輸出。
2.根據權利要求1所述的半導體集成電路，
其中所述采樣和保持信號發生電路包括可變延遲電路、控制所述可變延遲電路的控制單元、以及用于所述控制單元的控制寄存器，
其中所述可變延遲電路包括響應于所述時鐘輸出信號而生成其時序彼此間不同的多個時鐘信號的多個延遲電路以及多個開關，所述時鐘信號被供應給所述開關的一端并且所述開關的另一端共同耦接至所述采樣和保持電路的所述采樣和保持控制輸入端，
其中，在所述校準操作中，通過在所述控制單元的控制之下將所述可變延遲電路中的所述開關控制為依次處于導通狀態，所述時鐘信號作為所述采樣和保持控制信號被按順序地供應給所述采樣和保持電路的所述采樣和保持控制輸入端，
其中選擇數據被存儲于所述采樣和保持信號發生電路的所述控制寄存器中，所述選擇數據用于通過在所述校準操作中執行所述數字信號的所述分析來從所述時鐘信號中選擇允許在低噪聲條件下的所述模數轉換的所述保持期的所述時序，并且
其中，在所述正常操作中，響應于存儲于所述采樣和保持信號發生電路的所述控制寄存器中的所述選擇數據，所述控制單元將選自所述可變延遲電路中的所述多個開關的一個開關控制為處于導通狀態，并且通過所述一個開關，所述時鐘信號被選擇作為所述采樣和保持控制信號并供應給所述采樣和保持電路。
3.根據權利要求2所述的半導體集成電路，其中所述時鐘發生單元由鎖相環電路來配置，所述鎖相環電路包括：生成所述操作時鐘信號的壓控振蕩器，以及通過劃分所述操作時鐘信號的所述頻率來生成所述時鐘輸出信號的分頻器。
4.根據權利要求2所述的半導體集成電路，其中在所述校準操作中的所述數字信號的所述分析由形成于所述半導體芯片中的所述中央處理單元或數字信號處理器來執行。
5.根據權利要求4所述的半導體集成電路，其中所述半導體集成電路還包括：存儲器，用于存儲要由在所述半導體芯片中的所述中央處理單元或所述數字信號處理器來執行的用于在所述校準操作中的所述數字信號的所述分析的程序。
6.根據權利要求5所述的半導體集成電路，其中用于存儲所述程序的所述存儲器是非易失性存儲器。
7.根據權利要求2所述的半導體集成電路，其中所述校準操作在所述半導體集成電路上電時在初始化序列中執行。
8.根據權利要求7所述的半導體集成電路，其中，在所述半導體集成電路的正常操作期間，在所述正常操作開始之后每經過預定的操作時間周期就執行所述校準操作。
9.根據權利要求2所述的半導體集成電路，其中所述模數轉換器由逐次逼近型模數轉換器、閃速型模數轉換器、管道型模數轉換器和∑Δ型模數轉換器中的任一種來配置。
