[發明專利]半導體裝置及其加速抹除驗證程序的方法

有效

• 申請號: 201210006126.0
• 申請日: 2012-01-10
• 公開（公告）號: CN103198853A
• 公開（公告）日: 2013-07-10
• 發明（設計）人: 陳敦仁
• 申請（專利權）人: 宜揚科技股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/12
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 任默聞

技術領域

本發明涉及一種半導體裝置，更特別的是關于一種可加速抹除驗證程序的半導體裝置。

背景技術

在閃存裝置中，驗證操作是必要的，以確認電荷是通過程序化操作而適當地射入至內存單元中。如果驗證操作發生失敗，則會重復地進行程序化操作及驗證操作，直到驗證操作的結果成功或滿足特殊條件(例如：重復100次仍失敗時)為止。

在抹除操作中，驗證操作類似地進行以確認從內存單元適當地移除電荷。抹除驗證通常是先對位線預充電至一電壓位準，被抹除的存儲單元則會對位線放電，連接至位線底端的頁緩沖器則會驗證位線的放電與否。若所選擇的被抹除存儲單元連接的位線皆被放電完成，則頁緩沖器會輸出驗證通過的信號。

然而，一旦內存單元中因工藝上的缺陷或其它失敗造成位線毀損斷連時，雖然位線已毀損的存儲單元會被冗余(redundancy)存儲單元取代，但抹除驗證指令ERV卻仍是會對毀損的位線進行驗證程序，并經過一定時間的重復失敗后才會停止驗證程序，因而導致了過長的抹除驗證時間。

發明內容

本發明的一目的在于可略過毀損位線進而減少抹除驗證時間。

為達上述目的及其它目的，本發明提出一種可解決毀損位線驗證問題的半導體裝置，其包含一頁緩沖器及內含多條位線的一存儲單元陣列，該等位線接收一抹除驗證指令，更包含：一抹除驗證修正單元，連接于該等位線與該頁緩沖器之間，該抹除驗證修正單元具有對應地連接該等位線的多個接地開關，該等接地開關被設定為在接收該抹除驗證指令時始使該等位線中已毀損的位線連接至接地電壓。

為達上述目的及其它目的，本發明又提出一種解決毀損位線驗證問題的半導體裝置的抹除驗證程序的方法，該半導體裝置包含一頁緩沖器及內含多條位線的一存儲單元陣列，該方法包含：取得該存儲單元陣列中已毀損的位線的地址；將一抹除驗證修正單元連接于該等位線與該頁緩沖器之間，并使該抹除驗證修正單元中的多個接地開關對應地連接該等位線；及根據已毀損位線的該地址，設定該等接地開關，以于該抹除驗證修正單元接收到一抹除驗證指令時，使連接至已毀損的位線的接地開關連接至接地電壓。

在一實施例中，該等接地開關被設定為在接收該抹除驗證指令時，其余未毀損的位線亦連接至該接地電壓。

在一實施例中，在該抹除驗證修正單元接收到該抹除驗證指令時，使連接至其余位線的接地開關亦連接至接地電壓。

藉此，本發明通過對已毀損位線的特別線路安排，使得在抹除驗證程序進行時，抹除驗證修正單元即可同時輸出一預定電壓信號至頁緩沖器中，使得該頁緩沖器會認為該已毀損位線已通過抹除驗證，進而可避免毀損位線所導致的驗證失敗及過長的抹除驗證時間。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，并不構成對本發明的限定。在附圖中：

圖1為本發明實施例中的半導體裝置的NAND閃存裝置的電路方塊圖。

圖2為本發明實施例中加速半導體裝置的NAND閃存裝置的抹除驗證程序的方法流程圖。

附圖標號：

100???????存儲單元陣列

200???????頁緩沖器

300???????抹除驗證修正單元

400???????NAND串

BA????????毀損區域

BL0～2????位線

ERV???????抹除驗證指令

MC????????內存單元

SSL???????串選擇線

GSL???????地選擇線

GSW???????接地開關

ST1???????串選擇晶體管

ST2???????地選擇晶體管

S1～S3????步驟

WL0～3????字符線

具體實施方式

為充分了解本發明的目的、特征及功效，茲通過下述具體的實施例，并配合所附的圖式，對本發明做一詳細說明，說明如后。

首先請參閱圖1，為本發明實施例中的半導體裝置中的NAND閃存裝置在抹除驗證狀態時的電路方塊圖。本發明以NAND閃存裝置作為示例，其他種類的半導體裝置，如：晶體管等半導體裝置，皆可適用本發明實施例提出的裝置結構或方法。

圖1的存儲單元陣列100是以三個NAND串為示例，在此示例中，每一NAND串400包括一串選擇晶體管ST1、一地選擇晶體管ST2、及三個內存單元MC。