[發(fā)明專利]一種FPGA兩級流水線配置電路

有效

• 申請?zhí)枺?/td>: 201210005825.3
• 申請日: 2012-01-10
• 公開（公告）號: CN102566982A
• 公開（公告）日: 2012-07-11
• 發(fā)明（設計）人: 周灝;毛勁松;來金梅;王元
• 申請（專利權）人: 復旦大學
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F9/445
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

技術領域

本發(fā)明屬于FPGA器件技術領域,具體為一種高速高吞吐率的FPGA流水線配置電路。

技術背景

FPGA（可編程邏輯門陣列）配置電路或者編程下載電路的功能是將配置位流下載到FPGA內部編程點。用戶通過配置接口將配置位流按照一定的接口時序傳輸至配置電路，配置電路再將這些數(shù)據(jù)按照一定的方式寫入內部編程點。因此配置電路的結構很大程度上決定了位流下載的速率。流水線型的配置結構將數(shù)據(jù)下載通路和數(shù)據(jù)回讀通路設計成流水線形式，數(shù)據(jù)按照單個方向進行傳輸，而且相應的控制信號也是沿著單方向傳輸，流水線的每一級負責專門的功能。

FPGA配置電路包含多個寄存器，通常會把這些寄存器封裝在一個寄存器組里，這些寄存器的功能主要完成配置選項設置，全局功能設置等，這些寄存器里面只有DNLD_DR（Download?Data?Register、下載數(shù)據(jù)寄存器，見圖1）和RDBK_DR（Readback?Data?Register、回讀數(shù)據(jù)寄存器，見圖1）與配置數(shù)據(jù)下載和回讀直接相關，如何實現(xiàn)數(shù)據(jù)的高速高吞吐率下載和回讀，而且要與用戶的工作時鐘兼容成了本技術領域需要解決的一個難點，流水線可以提高數(shù)據(jù)傳輸速率，但是過多的反饋信號會降低流水線的效率，為了與用戶的時鐘頻率兼容要求上游的數(shù)據(jù)量不能對下游造成擁塞。

流水線的FPGA配置電路遵循無反饋的控制信號單向傳遞方式，這要求在數(shù)據(jù)的源端需要對數(shù)據(jù)的流速進行控制，既要保證整個電路具有最大的數(shù)據(jù)傳輸速率，即上游部分要以最大速率讀取數(shù)據(jù)，又要保證下游部分電路有能力處理上游部分傳輸過來的數(shù)據(jù)。

目前已有的結構并沒用對配置數(shù)據(jù)通路做出嚴格要求，也沒有對配置數(shù)據(jù)通路相應的控制信號進行規(guī)定，各個模塊功能比較分散，沒有流水線的架構理念。

而采用流水線的結構每一級流水線負責專門的功能，主要完成數(shù)據(jù)的單向傳輸以及在其通路內的控制信號的產生，只接收上游的控制信號，并且產生傳往下游的控制信號，這種設計可以極大的提高數(shù)據(jù)傳輸?shù)乃俾省?/p>

發(fā)明內容

本發(fā)明目的在于提供一種高速高吞吐率的FPGA配置電路。

本發(fā)明提供的FPGA配置電路，其核心是采用兩條流水線數(shù)據(jù)通道分別對FPGA進行下載和回讀，其結構見圖1所示。所述FPGA配置電路包括：下載FIFO模塊，回讀FIFO模塊，全局配置控制狀態(tài)機，位流解析模塊，配置地址及控制產生模塊，全局操作寄存器（OPR，Operation?Register），幀數(shù)據(jù)輸入寄存器（DNLD_DR，Download?Data?Register），回讀數(shù)據(jù)寄存器（RDBK_DR，Readback?Data?Register），地址寄存器（ADDR，Address?Register），配置地址及控制產生模塊包括：回讀配置地址及控制產生模塊和下載配置地址及控制產生模塊，以及地址選擇器（MUX）。此外，整個FPGA配置電路還包括循環(huán)冗余校驗（CRC，Cyclic?Redundancy?Check）模塊和幀錯誤檢查和糾正（ECC，Error?Correcting?Code）模塊。其中：

下載數(shù)據(jù)通道（流水線1），第一級由下載FIFO模塊傳輸至幀數(shù)據(jù)輸入寄存器（DNLD_DR），位流解析模塊負責下載FIFO的讀訪問以及DNLD_DR_en（Download?Data?Register?enable、下載數(shù)據(jù)寄存器使能，見圖2）信號的產生。位流解析模塊主要的功能包括訪問下載FIFO內的數(shù)據(jù)，從讀取的數(shù)據(jù)中解析數(shù)據(jù)頭，對操作碼，寄存器地址，下載數(shù)據(jù)長度等進行譯碼?，并從解析出的數(shù)據(jù)頭獲取對下載數(shù)據(jù)流的實時控制；位流解析模塊以最快的速率讀取下載FIFO，保證了整個配置電路的高速率傳輸，同時對下載數(shù)據(jù)頭進行解析以產生相應寄存器的控制使能信息。第二級由幀數(shù)據(jù)輸入寄存器（DNLD_DR）傳輸至FPGA陣列，下載配置地址及控制產生模塊主要功能是根據(jù)DNLD_DR_en（Download?Data?Register?enable、下載數(shù)據(jù)寄存器使能，見附圖2）信號及地址寄存器（ADDR）的值進行下載配置地址的自動生成，把配置數(shù)據(jù)所對應的幀地址傳輸給FPGA陣列，F(xiàn)PGA?陣列對配置地址產生模塊生成的幀地址進行譯碼，以此來選中相應的幀進行數(shù)據(jù)的下載。下載配置地址及控制產生模塊通過檢測DNLD_DR_en信號來更新內部地址，因為DNLD_DR_en信號的長度代表了下載數(shù)據(jù)的有效個數(shù)，下載配置地址及控制產生模塊更新地址的方式按照FPGA存儲陣列的排列規(guī)律來執(zhí)行，它除了產生配置地址外，還產生數(shù)據(jù)加載和地址有效等控制信號。