[發(fā)明專利]半導體結(jié)構(gòu)及其制造方法

有效

• 申請?zhí)枺?/td>: 201210005433.7
• 申請日: 2012-01-10
• 公開（公告）號: CN103199091A
• 公開（公告）日: 2013-07-10
• 發(fā)明（設(shè)計）人: 李明東;陳建銓;連士進
• 申請（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/82
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

1.一種半導體結(jié)構(gòu)，包括：

一襯底，具有一第一區(qū)及與該第一區(qū)相連的一第二區(qū)；

一有源元件，具有一摻雜區(qū)，該摻雜區(qū)位于該第一區(qū)；

一第一半導體元件及一第二半導體元件，設(shè)于該第二區(qū)上；以及

一被動元件，設(shè)于該第二區(qū)上，其中，該第一半導體元件、該第二半導體元件及該被動元件均被電性連接于該有源元件。

2.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該第一半導體元件包括一第一熱電偶，該第二半導體元件是一熱敏電阻。

3.根據(jù)權(quán)利要求2所述的半導體結(jié)構(gòu)，其中該有源元件是一互補式金屬氧化物半導體(Complementary?Metal-Oxide-Semiconductor，CMOS)，該第一熱電偶具有一第一電極及一第二電極，該熱敏電阻具有一本體部，該被動元件具有一第三電極及一第四電極，該互補式金屬氧化物半導體具有一第五電極，一第二介電層設(shè)置于該第一電極、該第二電極、該本體部、該第四電極及該第五電極之間，該第一電極、該第二電極、該本體部、該第三電極、該第四電極及該第五電極是一摻雜的多晶硅薄膜、摻雜的復晶硅鍺薄膜或一摻雜的單晶硅薄膜。

4.根據(jù)權(quán)利要求3所述的半導體結(jié)構(gòu)，其中該第一電極、該第三電極、該第四電極及該第五電極是一第一導電型，且該第二電極及該本體部是一第二導電型。

5.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，更包括一第一介電層，設(shè)置于該第一半導體元件、該第二半導體元件與該襯底之間，其中該襯底的該第二區(qū)具有一第一面及相對于該第一面的一第二面，該第一半導體元件、該第二半導體元件及該被動元件被設(shè)置于該第一面上，且該第二面具有一開口，該開口是對應(yīng)于該第一半導體元件的位置而設(shè)置。

6.一種半導體結(jié)構(gòu)的制造方法，包括：

提供一單一襯底，該單一襯底包括一第一區(qū)及與該第一區(qū)相連的一第二區(qū)；

形成一有源元件于該第一區(qū)；

形成一第一半導體元件、一第二半導體元件及一被動元件于該第二區(qū)上；以及

電性連接該第一半導體元件與該有源元件、該第二半導體元件與該有源元件及該被動元件與該有源元件。

7.根據(jù)權(quán)利要求6所述的半導體結(jié)構(gòu)的制造方法，其中該第二區(qū)具有一第一表面及與該第一表面相對的一第二表面，該第二表面具有一開口對應(yīng)至該第一半導體元件的位置，該第一半導體元件的形成方法包括：

形成一第一介電層于該第一表面上；

形成一第一電極于該第一介電層上；

形成一第二電極于該第一介電層上，該第二電極與該第一電極相鄰而設(shè)；

形成一第二介電層于該第一電極及該第二電極之間；

形成一第一導電層于該第一電極及該第二電極上，以電性連接該第一電極及該第二電極。

8.根據(jù)權(quán)利要求7所述的半導體結(jié)構(gòu)的制造方法，其中該第二半導體元件的形成方法包括：

形成該第一介電層于該第一表面上；

形成一本體部于該第一介電層上；

形成該第二介電層于該本體部的周圍；以及

形成一對第二導電層于該本體部上。

9.根據(jù)權(quán)利要求8所述的半導體結(jié)構(gòu)的制造方法，其中形成該被動元件的方法包括：

形成一第三電極于該第二區(qū)上；

形成一第三介電層于該第三電極上；以及

形成一第四電極于該第三介電層上。

10.根據(jù)權(quán)利要求9所述的半導體結(jié)構(gòu)的制造方法，其中該有源元件為一互補式金屬氧化物半導體，該互補式金屬氧化物半導體具有一第五電極，該第一電極、該第三電極、該第四電極及該第五電極是一第一導電型，且該第一電極、該第三電極及該第五電極是同時形成，該第二電極及該本體部是一第二導電型，且該第二電極及該本體部是同時形成，該第一介電層包括一第一介電材料層及一第二介電材料層，該互補式金屬氧化物半導體具有一第四介電層設(shè)置于該單一襯底及該第五電極之間，該第四介電層是與該第一介電材料層同時形成。