[發(fā)明專利]時鐘頻率測試電路

有效

• 申請?zhí)枺?/td>: 201210004410.4
• 申請日: 2012-01-06
• 公開（公告）號: CN103197139B
• 公開（公告）日: 2017-03-15
• 發(fā)明（設(shè)計）人: 徐云秀;柴佳晶
• 申請（專利權(quán)）人: 上海華虹集成電路有限責(zé)任公司
• 主分類號: G01R23/00
• 分類號: G01R23/00
• 代理公司: 上海浦一知識產(chǎn)權(quán)代理有限公司31211
• 代理人: 戴廣志

1.一種時鐘頻率測試方法，其特征在于，包括如下步驟：

步驟一、將測試時鐘和被測試時鐘分為快時鐘和慢時鐘，設(shè)置快時鐘計數(shù)器對快時鐘進(jìn)行計數(shù)，設(shè)置慢時鐘計數(shù)器對慢時鐘進(jìn)行計數(shù)；測試時的計數(shù)區(qū)間以慢時鐘的計數(shù)區(qū)間為基準(zhǔn)計數(shù)區(qū)間；

步驟二、系統(tǒng)啟動測試后先啟動慢時鐘計數(shù)器進(jìn)行計數(shù)，慢時鐘計數(shù)器啟動計數(shù)后再啟動快時鐘計數(shù)器進(jìn)行計數(shù)；

步驟三、慢時鐘計數(shù)器記滿后停止計數(shù)，然后再停止快時鐘計數(shù)器計數(shù)；

步驟四、以快時鐘計數(shù)器停止計數(shù)的信號清除系統(tǒng)的測試啟動位，讀取快時鐘計數(shù)器的數(shù)值，根據(jù)快時鐘計數(shù)器的計數(shù)值、慢時鐘計數(shù)器的計數(shù)值和已知的測試時鐘的頻率計算被測試時鐘的頻率。

2.一種時鐘頻率測試電路，其特征在于，包括：慢時鐘電路、快時鐘電路和系統(tǒng)時鐘；

所述系統(tǒng)時鐘電路包括：

一第四D觸發(fā)器，其數(shù)據(jù)輸出端輸出系統(tǒng)啟動測試信號；

一第三兩級同步器，其數(shù)據(jù)輸出端與第五D觸發(fā)器的數(shù)據(jù)輸入端相連接，且該數(shù)據(jù)輸出端經(jīng)一反向器與第四與門的一輸入端相連接；

一第五D觸發(fā)器，其數(shù)據(jù)輸出端與第四與門的另一輸入端相連接；

一第四與門，其輸出端與所述第四D觸發(fā)器的同步復(fù)位端相連接，用于檢測快時鐘計數(shù)器的經(jīng)同步的啟動信號下降沿，當(dāng)檢測到快時鐘計數(shù)器的經(jīng)同步的啟動信號下降沿時，其輸出信號使所述第四D觸發(fā)器復(fù)位，同步清除系統(tǒng)啟動測試信號；

所述第四D觸發(fā)器、第三兩級同步器和第五D觸發(fā)器的時鐘輸入端輸入系統(tǒng)時鐘信號；

所述快時鐘電路包括：

一第二兩級同步器，其數(shù)據(jù)輸出端與第三D觸發(fā)器的數(shù)據(jù)輸入端和第三與門的一輸入端相連接；

一第三D觸發(fā)器，其數(shù)據(jù)輸出端經(jīng)一反向器與第三與門的另一輸入端相連接，且該數(shù)據(jù)輸出端與快時鐘計數(shù)器的計數(shù)使能輸入端和所述第三兩級同步器的數(shù)據(jù)輸入端相連接；輸出快時鐘計數(shù)器的經(jīng)同步的啟動信號；

一快時鐘計數(shù)器，其計數(shù)輸出端輸出快時鐘計數(shù)值；

一第三與門，其輸出端與所述快時鐘計數(shù)器的同步復(fù)位端相連接；

所述第二兩級同步器、第三D觸發(fā)器和快時鐘計數(shù)器的時鐘輸入端輸入快時鐘信號；

所述慢時鐘電路包括：

一第一兩級同步器，其數(shù)據(jù)輸入端與所述第四D觸發(fā)器的數(shù)據(jù)輸出端相連接，輸入系統(tǒng)啟動測試信號；其數(shù)據(jù)輸出端與第一與門的一輸入端和第一D觸發(fā)器的數(shù)據(jù)輸入端相連接；

一第一D觸發(fā)器，其數(shù)據(jù)輸出端與第二與門的一輸入端相連接，且該數(shù)據(jù)輸出端經(jīng)一反向器與第一與門的另一輸入端相連接；

一慢時鐘計數(shù)器，其計數(shù)使能輸入端與第二與門的輸出端相連接，輸入慢時鐘計數(shù)器的啟動信號；

一第一與門，其輸出端與所述慢時鐘計數(shù)器的同步復(fù)位端相連接；

一比較器，其反向輸入端與慢時鐘計數(shù)器的計數(shù)輸出端相連接，其正向輸入端輸入?yún)⒖贾担?/p>

一第二與門，其另一輸入端與所述比較器的輸出端相連接；

一第二D觸發(fā)器，其數(shù)據(jù)輸入端與第二與門的輸出端相連接；其數(shù)據(jù)輸出端與所述第二兩級同步器的數(shù)據(jù)輸入端相連接，輸出快時鐘計數(shù)器的未經(jīng)快時鐘電路同步的啟動信號；

所述第一兩級同步器、第一D觸發(fā)器、慢時鐘計數(shù)器和第二D觸發(fā)器的時鐘輸入端輸入慢時鐘信號；

所述“兩級同步器”由兩個D觸發(fā)器串聯(lián)組成，用于對異步信號進(jìn)行同步。

3.如權(quán)利要求2所述的時鐘頻率測試電路，其特征在于：系統(tǒng)啟動測試后，所述慢時鐘電路先對系統(tǒng)啟動測試信號進(jìn)行同步并檢測其上升沿，當(dāng)檢測到系統(tǒng)啟動測試信號的上升沿后，所述第一與門的輸出使慢時鐘計數(shù)器同步清0，則啟動慢時鐘計數(shù)器對慢時鐘信號進(jìn)行計數(shù)；

在所述慢時鐘計數(shù)器啟動計數(shù)且未計滿期間，慢時鐘電路產(chǎn)生快時鐘計數(shù)器的未經(jīng)快時鐘電路同步的啟動信號，啟動快時鐘計數(shù)器進(jìn)行計數(shù)。

4.如權(quán)利要求3所述的時鐘頻率測試電路，其特征在于：所述快時鐘電路對快時鐘計數(shù)器的未經(jīng)同步的啟動信號進(jìn)行同步并檢測其上升沿，當(dāng)檢測到所述未經(jīng)同步的啟動信號的上升沿時，第三與門的輸出使快時鐘計數(shù)器同步清0，并且在快時鐘計數(shù)器的經(jīng)同步的啟動信號作用下啟動快時鐘計數(shù)器進(jìn)行計數(shù)。

5.如權(quán)利要求2或3所述的時鐘頻率測試電路，其特征在于：慢時鐘計數(shù)器記滿后停止計數(shù)，則快時鐘計數(shù)器的未經(jīng)快時鐘電路同步的啟動信號自動變成低電平，快時鐘計數(shù)器自動停止計數(shù)。