[發明專利]具有測試結構的半導體封裝元件及其測試方法

有效

• 申請號: 201210002905.3
• 申請日: 2012-01-06
• 公開（公告）號: CN102520340A
• 公開（公告）日: 2012-06-27
• 發明（設計）人: 林義隆;黃俊杰;王太平
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陸勍

技術領域

本發明是有關于一種具有測試結構的半導體封裝元件與測試方法，且特別是有關于一種適用于包含多個待測芯片的半導體封裝元件的測試結構及其測試方法。

背景技術

傳統的芯片內部含有模塊電路及測試電路層(die?wrapper)，一般而言，測試電路層是邊界掃瞄(boundary?scan)或是電機電子工程師協會的1500標準(IEEE?1500)。經由測試電路層的設置，當待測芯片設于一測試板上，便可通過測試板輸入一測試向量信號至芯片的測試電路層，以達測試待測芯片的模塊電路的電路功能是否符合預期設計的目的。

然而，待測芯片內部額外設計測試電路層會造成整體電路設計的復雜度。并且，當多個待測芯片封裝于一半導體元件時，必須將各待測芯片的測試電路層連接至半導體元件用以電性連接外部的接點，進而增加半導體元件的整體接點數目。

發明內容

本發明有關于一種具有測試結構的半導體封裝元件與測試方法，一實施例中，待測芯片可省略測試電路層，而降低待測芯片的電路設計復雜度，且此測試結構適用于具有多個待測芯片的半導體封裝元件，以滿足調整性及適應性的測試需求。

根據本發明的一實施例，提出一種半導體封裝元件。半導體封裝元件包括一基板、一第一測試用芯片、一第一待測芯片及一第二待測芯片。第一測試用芯片設于基板上。第一待測芯片設于基板上。第二待測芯片電性連接于第一待測芯片。其中，一測試向量信號經由基板及第一測試用芯片傳送至第一待測芯片及第二待測芯片，以測試第一待測芯片及第二待測芯片。

根據本發明的另一實施例，提出一種半導體結構。半導體結構包括一基板、一測試用芯片、一第一待測芯片及一第二待測芯片。第一待測芯片設于基板上。第二待測芯片設于基板上。其中，一測試向量信號經由基板及測試用芯片至第一待測芯片及第二待測芯片，以測試第一待測芯片及第二待測芯片。

根據本發明的另一實施例，提出一種半導體測試結構的測試方法。提供一半導體測試元件，半導體測試元件包括一基板、一測試用芯片、一第一待測芯片及一第二待測芯片，測試用芯片及第一待測芯片設于基板上，第二待測芯片電性連接于第一待測芯片；測試用芯片設定第一待測芯片及第二待測芯片為測試模式；傳輸一測試向量信號經由測試基板及測試用芯片至第一待測芯片及第二待測芯片，其中在測試第一待測芯片及第二待測芯片后，對應的一測試結果信號被輸出；以及，依據測試結果判斷第一待測芯片及第二待測芯片是否符合預期設計。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合附圖，作詳細說明如下：

附圖說明

圖1A繪示本發明一實施例的半導體封裝元件的剖視圖。

圖1B繪示測試圖1A的第二待測芯片的信號路徑示意圖。

圖1C繪示測試圖1A的第一待測芯片的輸出/入導電孔的信號路徑示意圖。

圖2繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖3繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖4繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖5A繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖5B繪示測試圖5A的第一待測芯片的輸出/入導電孔的信號路徑示意圖。

圖6A繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖6B繪示測試圖6A的第一待測芯片的導電孔的信號路徑圖。

圖7A繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖7B繪示測試圖7A的第一待測芯片的輸出/入導電孔的信號路徑圖。

圖8繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖9繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖10繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

圖11繪示依照本發明另一實施例的半導體封裝元件的剖視圖。

主要元件符號說明：

100、200、300、400、500、600、700、800、900、1000、1100：半導體封裝元件

110、1010：基板

110s1、150s1：上表面

120、620：第一測試用芯片

220、625：第二測試用芯片

110a、120a、130a、140a、150a、220a、240a：測試輸入接點