[發明專利]基于閾值邏輯的SET/MOS混合結構的加法器

有效

• 申請號: 201210001121.9
• 申請日: 2012-01-05
• 公開（公告）號: CN102611429A
• 公開（公告）日: 2012-07-25
• 發明（設計）人: 魏榕山;陳錦鋒;陳壽昌;何明華
• 申請（專利權）人: 福州大學
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 福州元創專利商標代理有限公司 35100
• 代理人: 蔡學俊

技術領域

本發明涉及集成電路技術領域，特別是一種由納米器件組成的基于閾值邏輯的SET/MOS混合結構的加法器。

背景技術

加法器作為一種最基本的算術邏輯單元，通常應用于數字信號處理器、微處理器、微控制器、存儲器等電路的關鍵路徑中。加法器的性能對于整個電路的性能具有很大的影響。隨著半導體技術的發展，集成電路向著高集成度、低功耗的方向迅速地發展。傳統的基于CMOS技術的加法器需要消耗較大的功耗，電路結構較為復雜，集成度不高，已經不能夠滿足新性能的要求。

發明內容

本發明的目的是提供一種基于閾值邏輯的SET/MOS混合結構的加法器,?能夠實現二進制數的相加，輸出和以及進位。

本發明采用以下方案實現：一種基于閾值邏輯的SET/MOS混合結構的加法器，其特征在于:?包括一個三輸入閾值邏輯門、一個四輸入閾值邏輯門以及一反相器；所述三輸入閾值邏輯門的三個輸入端與所述四輸入閾值邏輯門的第一、二、三輸入端兩兩連接在一起，所述三輸入閾值邏輯門的輸出端與所述四輸入閾值邏輯門的第四輸入端、反相器的輸入端連接；所述三、四輸入閾值邏輯門由SET/MOS混合電路構成，其閾值為1.5，其輸出邏輯是根據輸入的權重值計算出總輸入值，并將總輸入值與所述閾值進行比較，大于或等于所述閾值，則輸出為1，否則輸出為0。?

在本發明一實施例中，所述三、四輸入閾值邏輯門的閾值邏輯滿足邏輯方程：

其中W_i為輸入X_i對應的權重，n為輸入的個數,?θ為閾值。

在本發明一實施例中，所述的反相器由單端輸入的SET/MOS混合電路構成。

在本發明一實施例中，所述的SET/MOS混合電路包括：一PMOS管，其源極接電源端V_dd；一NMOS管，其漏極與所述PMOS管的漏極連接；以及一SET管，其與所述NMOS管的源極連接。

在本發明一實施例中，所述PMOS管的參數滿足：溝道寬度W_p為22?nm，溝道長度L_p為66?nm，柵極電壓V_pg為0.4?V；所述NMOS管的參數滿足：溝道寬度W_n為22?nm，溝道長度L_n為66?nm，柵極電壓V_ng為0.4?V；所述SET管的參數滿足：隧穿結電容C_s,?C_d為0.1?aF，隧穿結電阻R_s,?R_d為150?KΩ，背柵電壓V_ctrl為0.8?V，背柵電容C_ctrl為0.1?aF，柵極耦合電容C₁為0.033?aF，柵極耦合電容C₂為0.02?aF。

本發明利用SET具有的庫侖阻塞振蕩效應和多柵輸入特性，以及與MOS管相兼容的特點，實現了基于閾值邏輯的SET/MOS混合結構的加法器。由于閾值邏輯強大的邏輯功能，該電路僅由2個閾值邏輯門和1個反相器構成，共消耗3個PMOS管，3個NMOS管和3個SET。整個電路的平均功耗僅為20nW。該加法器的輸入輸出電壓具有較好的兼容性，具有較大的輸出擺幅(0.67V)，有利于驅動下一級的電路，能夠與其它電路進行集成設計。與傳統的基于CMOS技術的加法器相比，該加法器的功耗明顯下降，管子數目得到了一定的減少，電路結構得到了進一步的簡化。該加法器能夠作為一個基本的算術單元，在數字信號處理器，微處理器，微控制器以及存儲器等系統中得到應用，有利于降低電路功耗，節省芯片面積，提高電路的集成度。

附圖說明

圖1為多柵輸入SET/MOS混合電路原理圖。

圖2為SET/MOS混合結構的V_in-V_out特性曲線。

圖3a為SET/MOS混合結構加法器的原理圖。

圖3b為三輸入SET/MOS混合結構電路原理圖。

圖3c為四輸入SET/MOS混合結構電路原理圖。