[發(fā)明專利]基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的加法器

有效

• 申請?zhí)枺?/td>: 201210001121.9
• 申請日: 2012-01-05
• 公開（公告）號: CN102611429A
• 公開（公告）日: 2012-07-25
• 發(fā)明（設計）人: 魏榕山;陳錦鋒;陳壽昌;何明華
• 申請（專利權(quán)）人: 福州大學
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 福州元創(chuàng)專利商標代理有限公司 35100
• 代理人: 蔡學俊

1.一種基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的加法器，其特征在于:?包括一個三輸入閾值邏輯門、一個四輸入閾值邏輯門以及一反相器；所述三輸入閾值邏輯門的三個輸入端與所述四輸入閾值邏輯門的第一、二、三輸入端兩兩連接在一起，所述三輸入閾值邏輯門的輸出端與所述四輸入閾值邏輯門的第四輸入端、反相器的輸入端連接；所述三、四輸入閾值邏輯門由SET/MOS混合電路構(gòu)成，其閾值為1.5，其輸出邏輯是根據(jù)輸入的權(quán)重值計算出總輸入值，并將總輸入值與所述閾值進行比較，大于或等于所述閾值，則輸出為1，否則輸出為0。

2.根據(jù)權(quán)利要求1所述的基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的加法器，其特征在于:?所述三、四輸入閾值邏輯門的閾值邏輯滿足邏輯方程：

其中W_i為輸入X_i對應的權(quán)重，n為輸入的個數(shù),?θ為閾值。

3.根據(jù)權(quán)利要求1所述的基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的加法器，其特征在于:所述的反相器由單端輸入的SET/MOS混合電路構(gòu)成。

4.根據(jù)權(quán)利要求1或3所述的基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的加法器，其特征在于:?所述的SET/MOS混合電路包括：

一PMOS管，其源極接電源端V_dd；

一NMOS管，其漏極與所述PMOS管的漏極連接；以及

一SET管，其與所述NMOS管的源極連接。

5.根據(jù)權(quán)利要求4所述的基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的加法器，其特征在于:所述PMOS管的參數(shù)滿足：溝道寬度W_p為22?nm，溝道長度L_p為66?nm，柵極電壓V_pg為0.4?V；所述NMOS管的參數(shù)滿足：溝道寬度W_n為22?nm，溝道長度L_n為66?nm，柵極電壓V_ng為0.4?V；所述SET管的參數(shù)滿足：隧穿結(jié)電容C_s,?C_d為0.1?aF，隧穿結(jié)電阻R_s,?R_d為150?KΩ，背柵電壓V_ctrl為0.8?V，背柵電容C_ctrl為0.1?aF，柵極耦合電容C₁為0.033?aF，柵極耦合電容C₂為0.02?aF。