[發明專利]雙重圖案化光刻技術

有效

• 申請號: 201180076082.2
• 申請日: 2011-12-29
• 公開（公告）號: CN104025256A
• 公開（公告）日: 2014-09-03
• 發明（設計）人: C·H·華萊士;S·希瓦庫馬;M·L·廷吉;C·D·穆納辛哈;N·M·拉哈爾-烏拉比
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/027
• 分類號: H01L21/027
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

背景技術

在深亞微米工藝節點(例如45nm及更小)中的集成電路設計涉及多個重要的難題，包含借助光刻工藝產生的微電子部件的電路在這些水平上面對特定的復雜情況，例如關于實現不斷減小的且更準確的器件特征的那些。持續的工藝縮放會趨向于加劇這種問題。

附圖說明

圖1A示出了根據本發明實施例的在形成第一光致抗蝕劑圖案并配置后的示例性集成電路的俯視圖。

圖1B示出了沿圖中的虛線α-α的圖1A的示例性集成電路的橫截面視圖。

圖2A示出了根據本發明實施例的在其上形成阻擋層并配置后的圖1A的示例性集成電路的俯視圖。

圖2B示出了沿圖中的虛線α-α的圖2A的示例性集成電路的橫截面視圖。

圖3A示出了根據本發明實施例的在其上形成第二光致抗蝕劑圖案并配置后的圖2A的示例性集成電路的俯視圖。

圖3B示出了沿圖中的虛線α-α的圖3A的示例性集成電路的橫截面視圖。

圖4A示出了根據本發明實施例的在雙重圖案(double?pattern)的蝕刻并配置后的圖3A的示例性集成電路的俯視圖。

圖4B示出了沿圖中的虛線α-α的圖4A的示例性集成電路的橫截面視圖。

圖5A示出了根據本發明實施例的在清潔并配置后的圖4A的示例性集成電路的俯視圖。

圖5B示出了沿圖中的虛線α-α的圖5A的示例性集成電路的橫截面視圖。

圖6是示出根據本發明實施例配置的示例性雙重圖案化光刻方法的流程圖。

圖7A示出了根據本發明實施例的在襯底上沉積第一光致抗蝕劑圖案后拍攝的俯視SEM圖像，圖7B示出了在圖7A的第一光致抗蝕劑圖案和襯底上沉積阻擋層之后拍攝的俯視SEM圖像。

圖8A是示出根據本發明實施例配置的示例性雙重圖案化特征的俯視示意圖，圖8B示出了展示圖8A的示例性雙重圖案化特征的形成的俯視SEM圖像。

圖9A是示出根據本發明實施例配置的示例性雙重圖案化特征的俯視示意圖，圖9B示出了展示圖9A的示例性雙重圖案化特征的形成的俯視SEM圖像。

圖10是示出根據本發明實施例配置的示例性隨機接觸陣列的俯視圖。

圖11A是示出根據本發明實施例配置的示例性雙重圖案化特征的俯視示意圖。

圖11B示出了根據本發明實施例的展示圖11A的示例性雙重圖案化特征的形成的俯視SEM圖像。

圖11C、11D和11E示出了根據本發明其他相應實施例的展示圖11A的可替換的示例性雙重圖案化特征的形成的俯視SEM圖像。

圖12示出了以根據本發明示例性實施例配置和/或制造的一個或多個集成電路結構實施的計算系統。

具體實施方式

公開了用于在圖案層之間使用阻擋層的光刻特征的雙重圖案化的技術。在一些情況下，例如該技術可以以一維或二維光刻特征的雙重圖案化來實施。在一些實施例中，在其上涂覆第二光致抗蝕劑圖案之前，沉積阻擋層以保護第一光致抗蝕劑圖案，和/或調整(例如縮小)借助光刻工藝要在襯底或其他適合的表面中形成的溝槽、孔或其他可蝕刻的幾何特征的一個或多個關鍵尺寸。在一些實施例中，可以實施所述技術以生成/印刷小特征(例如小于或等于約100nm)，包括不同復雜度的一維和二維特征/結構。

總體概述

如前所述的，用于半導體器件設計中的傳統光刻技術與多個重要的問題相關聯。例如，當前光刻技術達到了分辨率的極限，需要新的方法來產生/印刷超過32nm節點的特征尺寸。在一些情況下，超過32nm節點的特征不能使用單一曝光光刻來產生/印刷。另外，傳統技術通常易受到如下影響：角的倒圓、邊的模糊(blurring)、側壁的歪斜(skewing)、高掩模誤差增強因素、和/或無法在兩個方向上以緊密的間距來分辨。