[發(fā)明專利]用于提高BJT電流增益的低溫注入

在審

• 申請?zhí)枺?/td>: 201180051279.0
• 申請日: 2011-10-25
• 公開（公告）號: CN103180934A
• 公開（公告）日: 2013-06-26
• 發(fā)明（設(shè)計）人: M-Y·狀
• 申請（專利權(quán)）人: 德克薩斯儀器股份有限公司
• 主分類號: H01L21/328
• 分類號: H01L21/328;H01L21/265;H01L21/331;H01L21/336
• 代理公司: 北京紀凱知識產(chǎn)權(quán)代理有限公司 11245
• 代理人: 趙蓉民

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路領(lǐng)域，且更具體地，本發(fā)明涉及集成電路中的離子注入層。

背景技術(shù)

集成電路可包含npn雙極結(jié)晶體管（BJT）和n溝道金屬氧化物半導體（NMOS）晶體管，例如用以分別提供模擬功能和邏輯功能。NMOS晶體管的源極和漏極區(qū)域和npn?BJT的發(fā)射極區(qū)域可同時形成以降低制造成本。形成源極和漏極區(qū)域和發(fā)射極區(qū)域的工藝步驟可包括離子注入大于6×10¹³個原子/cm²劑量的砷，例如用以在NMOS晶體管中獲得理想的電阻。離子注入的砷可在發(fā)射極區(qū)域形成密度高于1×10⁷個缺陷/cm²的射程末端（end-of-range）缺陷，有時被稱為位錯環(huán)（dislocation?loops）。射程末端缺陷可能例如通過減小電流增益（也被稱為h_fe）不利地影響npn雙極結(jié)晶體管的性能。后續(xù)熱退火可能不足以減小射程末端缺陷至期望水平，因為在NMOS晶體管實例中獲得期望的性能水平和成品率可通過在砷離子注入步驟后限制集成電路的總體熱曲線來實現(xiàn)。接收產(chǎn)生高于l×10⁷個射程末端缺陷/cm²的劑量的離子注入以便例如提供電活性摻雜劑或非晶化集成電路的襯底的集成電路中的其它裝置可能由于射程末端缺陷而遭受性能參數(shù)的退化。

發(fā)明內(nèi)容

一種包括npn雙極結(jié)晶體管（BJT）和NMOS晶體管的集成電路可以通過以下步驟形成：冷卻集成電路的襯底至5℃或更低溫度，并且同時穿過注入屏蔽介電層以至少6×10¹³個原子/cm²的劑量離子注入砷到npn?BJT的發(fā)射極區(qū)域和NMOS晶體管的源極和漏極中。一種包括pnp?BJT和p溝道金屬氧化物半導體（PMOS）晶體管的集成電路可以通過以下步驟形成：冷卻集成電路的襯底至5℃或更低溫度，并且同時穿過注入屏蔽介電層以至少6×10¹³個原子/cm²的劑量離子注入鎵和/或銦到pnp?BJT的發(fā)射極區(qū)域和PMOS晶體管的源極和漏極中。一種包括注入?yún)^(qū)域的集成電路可以通過以下步驟形成：冷卻集成電路的襯底至5℃或更低溫度，并且穿過注入屏蔽介電層以可在冷卻到20℃到25℃的襯底中產(chǎn)生至少l×10⁷個射程末端缺陷/cm²的劑量離子注入核素到注入?yún)^(qū)域中。

附圖說明

圖1描述了根據(jù)實施本發(fā)明原理的示例性實施例的形成集成電路的工藝。

圖2是示出雙極結(jié)晶體管（BJT）中作為襯底溫度的函數(shù)的h_fe的提高的圖表。

圖3描述了根據(jù)經(jīng)修改實施例的形成集成電路的工藝。

具體實施方式

一種集成電路可通過以下步驟形成：冷卻集成電路的襯底至5℃或更低溫度，并且穿過注入屏蔽介電層以可在冷卻到20℃到25℃的襯底中產(chǎn)生至少l×10⁷個射程末端缺陷/cm²的劑量離子注入核素到襯底的區(qū)域中。

在一個實施例中，離子注入步驟可包括以至少l×10¹⁶個原子/cm²的劑量注入硼。在另一個實施例中，離子注入步驟可包括以至少8×10¹⁴個原子/cm²的劑量注入磷。在進一步的實施例中，離子注入步驟可包括以至少7×10¹³個原子/cm²的劑量注入鎵。在另一個實施例中，離子注入步驟可包括以至少6×10¹³個原子/cm²的劑量注入鍺。在進一步的實施例中，離子注入步驟可包括以至少6×10¹³個原子/cm²的劑量注入砷。在另一個實施例中，離子注入步驟可包括以至少6×10¹³個原子/cm²的劑量注入銦。在進一步的實施例中，離子注入步驟可包括以至少6×10¹³個原子/cm²的劑量注入銻。

在第一實施例中，一種包括npn?BJT和NMOS晶體管的集成電路可通過以下步驟形成：冷卻集成電路的襯底至5℃或更低溫度，并且穿過注入屏蔽介電層同時以上面列出的劑量離子注入磷、砷和/或銻到npn?BJT的發(fā)射極區(qū)域和NMOS晶體管的源極和漏極中。