[發明專利]用于處理二進制輸入值的電子電路裝置

有效

• 申請號: 201180016680.0
• 申請日: 2011-01-24
• 公開（公告）號: CN103210588A
• 公開（公告）日: 2013-07-17
• 發明（設計）人: M.奧古斯丁;M.格塞爾;R.克拉伊梅
• 申請（專利權）人: 英飛凌科技股份有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K19/007
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 臧永杰;盧江

1.用于處理字寬n（n＞1）的二進制輸入值????????????????????????????????????????????????的電子電路裝置，具有：

－第一組合電路部件（31；41；61；71；81；91），其被配置為將二進制輸入值x處理成具有字寬的第一二進制輸出值并且提供在第一組合電路部件（31；41；61；71；81；91）的輸出端處，該輸出端用數目為的二進制輸出端構成，其中適用：，

－第二組合電路部件（32；42；62；74；82；92），其被配置為將二進制輸入值x處理成第二二進制輸出值，

－第三組合電路部件（33；43；63；75；83；93），其被配置為將二進制輸入值x處理成第三二進制輸出值，和

－多數表決元件（34；49；64；76；84；94），其用于接收相應的二進制輸出值的輸入端與第一、第二和第三組合電路部件（31，32，33；41，42，43；61，62，63；71，74，75；81，82，83；91，92，93）的輸出端連接，并且該多數表決元件被配置為依據所接收的二進制輸出值在其輸出端處提供多數信號，

其中第二和第三組合電路部件（32，33；42，43；62，63；74，75；82，83；92，93）被設計為：關于在針對具有字寬a₁的第一二進制輸出值在第一組合電路部件（31；41；61；71；81；91）中處理二進制輸入值x時的錯誤，以容錯的方式處理二進制輸入值集合X的非空真子集的二進制輸入值，并且以不容錯的方式處理二進制輸入值集合X的另一非空子集的二進制輸入值，該另一非空子集與非空真子集不同。

2.根據權利要求1的電路裝置，其特征在于，第二和第三組合電路部件（32，33；42，43；62，63；74，75；82，83；92，93）此外相應于以下特征地被設計：

－在無錯誤的情況下，對于非空真子集的所有二進制輸入值，第二組合電路部件（32；42；62；74；82；92）的第二二進制輸出值和第三組合電路部件（33；43；63；75；83；93）的第三二進制輸出值等于第一組合電路部件（31；41；61；71；81；91）的第一二進制輸出值，

－對于來自另一非空子集的所有二進制輸入值，第二組合電路部件（32；42；62；74；82；92）的第二二進制輸出值和第三組合電路部件（33；43；63；75；83；93）的第三二進制輸出值是不等的，并且

－對于二進制輸入值集合X的所有二進制輸入值，對于字寬的第一二進制輸出值的每個位置適用：至少第二組合電路部件（32；42；62；74；82；92）的第二二進制輸出值或者至少第三組合電路部件（33；43；63；75；83；93）的第三二進制輸出值等于第一組合電路部件（31；41；61；71；81；91）的第一二進制輸出值。

3.根據權利要求1或2的電路裝置，其特征在于，第二組合電路部件被配置為這樣處理二進制輸入值x，使得第二二進制輸出值等于第一二進制輸出值。

4.根據前述權利要求至少之一的電路裝置，其特征在于另外的組合電路部件（72，73），所述另外的組合電路部件分別被配置為將二進制輸入值x處理成第一二進制輸出值，并且其輸出端分別與多數表決元件（76）的輸入端連接。

5.根據前述權利要求至少之一的電路裝置，其特征在于另外的多數表決元件（85，86），其用于接收相應的二進制輸出值的輸入端與所有組合電路部件（81，82，83）的輸出端連接，并且所述另外的多數表決元件分別被配置為依據所接收的二進制輸出值在其輸出端處提供多數信號。

6.根據前述權利要求至少之一的電路裝置，其特征在于，所有組合電路部件的相應輸入端與前面連接的電路部件的輸出端連接，其中前面連接的電路部件被配置為將二進制輸入值處理成二進制輸出值W，其至少部分地與二進制輸入值不同，其中適用：。