[發(fā)明專利]用于多核處理器中非一致性高速緩存的系統(tǒng)和方法有效
| 申請?zhí)枺?/td> | 201110463521.7 | 申請日： | 2005-12-27 |
| 公開（公告）號： | CN103324584A | 公開（公告）日： | 2013-09-25 |
| 發(fā)明（設(shè)計(jì)）人： | C·休斯;J·塔克三世;V·李;Y·陳 | 申請（專利權(quán)）人： | 英特爾公司 |
| 主分類號： | G06F12/08 | 分類號： | G06F12/08 |
| 代理公司： | 永新專利商標(biāo)代理有限公司 72002 | 代理人： | 劉瑜;王英 |
| 地址： | 美國加*** | 國省代碼： | 美國;US |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 多核 處理器 中非 一致性 高速緩存 系統(tǒng) 方法 | ||
1.一種處理器，包括：
經(jīng)由接口耦合的一組處理器內(nèi)核；
經(jīng)由所述接口耦合到所述一組處理器內(nèi)核的一組高速緩存片，所述一組高速緩存片可以被并行搜索，其中，所述一組中的第一高速緩存片和第二高速緩存片用于接收第一高速緩存行，并且其中，從所述一組處理器內(nèi)核中的第一內(nèi)核到所述第一高速緩存片和到所述第二高速緩存片的距離不同；以及
耦合到所述一組高速緩存片的邏輯電路，所述邏輯電路用于識別是否最近的高速緩存查找因?yàn)橐粋€(gè)值存在于所述一組高速緩存片中但被未發(fā)現(xiàn)而導(dǎo)致缺失。
2.如權(quán)利要求1所述的處理器，其中，所述接口是環(huán)。
3.如權(quán)利要求2所述的處理器，其中，所述環(huán)包括順時(shí)針環(huán)和逆時(shí)針環(huán)。
4.如權(quán)利要求1所述的處理器，其中，所述接口是網(wǎng)格。
5.如權(quán)利要求1所述的處理器，其中，所述一組高速緩存片的第一子組中的每個(gè)高速緩存片都耦合到所述一組處理器內(nèi)核中的一個(gè)處理器內(nèi)核并且與所述一組處理器內(nèi)核中的所述一個(gè)處理器內(nèi)核的第一高速緩存鏈相關(guān)聯(lián)，并且所述一組高速緩存片的第二子組中的每個(gè)高速緩存片都耦合到所述一組處理器內(nèi)核中的所述一個(gè)處理器內(nèi)核并且與所述一組處理器內(nèi)核中的所述一個(gè)處理器內(nèi)核的第二高速緩存鏈相關(guān)聯(lián)。
6.如權(quán)利要求5所述的處理器，其中，所述一組處理器內(nèi)核中的所述一個(gè)處理器內(nèi)核的所述第一高速緩存鏈中的每個(gè)高速緩存片和所述一組處理器內(nèi)核中的所述一個(gè)處理器內(nèi)核的所述第二高速緩存鏈中的每個(gè)高速緩存片都與所述一組處理器內(nèi)核中的所述一個(gè)處理器內(nèi)核的一個(gè)高速緩存單元相關(guān)聯(lián)。
7.如權(quán)利要求6所述的處理器，其中，由所述一組處理器內(nèi)核中的第一處理器內(nèi)核請求的第一高速緩存行將被放置于沒有與所述第一處理器內(nèi)核直接耦合的第一高速緩存單元中的第一高速緩存片中。
8.如權(quán)利要求7所述的處理器，其中，每個(gè)高速緩存片都指示用于放置新高速緩存行的分?jǐn)?shù)，并且每個(gè)高速緩存單元都指示從所述高速緩存片的所述分?jǐn)?shù)中選擇的單元最大分?jǐn)?shù)。
9.如權(quán)利要求8所述的處理器，其中，響應(yīng)于所述單元最大分?jǐn)?shù)中的整體最大分?jǐn)?shù)，來放置所述第一高速緩存行。
10.如權(quán)利要求7所述的處理器，其中，響應(yīng)于軟件關(guān)鍵程度提示，來放置所述第一高速緩存行。
11.如權(quán)利要求7所述的處理器，其中，當(dāng)?shù)谝桓咚倬彺骀湹乃龅谝桓咚倬彺嫫械乃龅谝桓咚倬彺嫘斜辉L問多次時(shí)，所述第一高速緩存行將被移動到所述第一高速緩存鏈的第二高速緩存片。
12.如權(quán)利要求11所述的處理器，其中，所述第一高速緩存鏈中的所述第一高速緩存行的所述移動還包括：所述第一高速緩存鏈中的所述第一高速緩存行被移動到所述第一高速緩存鏈的所述第二高速緩存片內(nèi)的一個(gè)被收回的高速緩存行的位置。
13.如權(quán)利要求11所述的處理器，其中，所述第一高速緩存行將被與所述第二高速緩存片的第二高速緩存行進(jìn)行交換。
14.如權(quán)利要求7所述的處理器，其中，當(dāng)所述第一高速緩存單元中的所述第一高速緩存行被訪問多次時(shí)，所述第一高速緩存行將被移動到第二高速緩存單元。
15.如權(quán)利要求14所述的處理器，其中，所述第一高速緩存單元中的所述第一高速緩存行的所述移動還包括：所述第一高速緩存單元中的所述第一高速緩存行被移動到所述第二高速緩存單元內(nèi)的一個(gè)被收回的高速緩存行的位置。
16.如權(quán)利要求14所述的處理器，其中，所述第一高速緩存行將被與所述第二高速緩存單元中的第二高速緩存行進(jìn)行交換。
17.如權(quán)利要求7所述的處理器，其中，對所述第一高速緩存單元中的所述第一高速緩存行的查找請求將被并行地發(fā)送到所述第一高速緩存鏈中的所有高速緩存片。
18.如權(quán)利要求7所述的處理器，其中，對所述第一高速緩存行的查找請求將被并行地發(fā)送到多個(gè)高速緩存單元。
19.如權(quán)利要求18所述的處理器，其中，所述多個(gè)高速緩存單元中的每個(gè)高速緩存單元返回命中或缺失消息。
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