[發明專利]半導體器件的制造方法

有效

• 申請號: 201110457452.9
• 申請日: 2011-12-31
• 公開（公告）號: CN103187265A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 符雅麗;王新鵬
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及一種半導體器件的制造方法，尤其涉及一種用于形成具有超厚金屬層(Ultra?Thick?Metal)的半導體器件的制造方法。

背景技術

在集成電路制造領域，超厚金屬層(Ultra?Thick?Metal)被廣泛用于尺寸在90nm到65nm的半導體器件結構中，超厚金屬層的厚度可以達到1000nm以上。

圖1至圖2為現有技術中一種半導體器件的制作方法的結構示意圖，如圖1至圖2所示，制作超厚金屬層的過程包括：首先在基底10形成上形成刻蝕阻擋層20和層間介質層30；接著在層間介質層30上形成圖案化的光阻層40，并以該圖案化的光阻層40為掩膜刻蝕層間介質層30，以形成用以填充超厚金屬層的溝槽50。然而，由于該溝槽50的深度較大，需要對層間介質層30進行長時間的刻蝕，故在刻蝕過程中產生的大量的刻蝕副產物(Polymer)停留在溝槽50中，并聚集在溝槽50底部的中間區域，減慢了溝槽50底部的中間區域的刻蝕速度，使溝槽50底部邊緣區域的刻蝕速度大于中間區域的刻蝕速度，長時間刻蝕后，導致刻蝕厚度差距愈來愈大，導致形成如圖2所示的結構，溝槽50底部的中間區域未達到刻蝕厚度，而溝槽50底部的邊緣區域已經刻蝕到下方的基底10中，由于溝槽50底部的界面平整度較差，后續在該溝槽50中沉積形成的超厚金屬層時容易形成空洞，影響超厚金屬互連層的電連特性，甚至造成刻蝕穿通基底10，后續形成的超厚金屬層沉積進入基底10中，導致器件嚴重的短路，影響半導體器件性能。

為了解決上述問題，現有技術采用單純增加刻蝕阻擋層的厚度會的方法，然而，過度增加刻蝕阻擋層20的厚度會大幅提高層間介質層30的整體介電常數，進而影響半導體器件的介電能力，同樣影響半導體器件的性能。

發明內容

本發明的目的是提供一種在形成用于填充超厚金屬層的溝槽時，控制刻蝕速率差、提高底面平整度、并維持良好的介電能力的半導體器件的制造方法。

本發明提供一種半導體器件的制造方法，包括以下步驟：

提供基底；

在所述基底上形成第一刻蝕阻擋層，所述第一刻蝕阻擋層的水平截面為環繞形狀，與后續形成的溝槽的底面形狀相適配；

在所述第一刻蝕阻擋層上形成層間介質層；

在所述層間介質層上形成圖案化的光阻層，所述圖案化的光阻層暴露出的層間介質層的外邊沿位于所述第一刻蝕阻擋層的正上方；

以所述圖案化的光阻層為掩膜刻蝕所述層間介質層，形成溝槽，所述溝槽的底面的外邊沿位于所述第一刻蝕阻擋層上。

可選的，在所述基底上形成第一刻蝕阻擋層的步驟和形成層間介質層的步驟之間，還包括：在所述第一刻蝕阻擋層和基底上覆蓋第二阻擋層。

可選的，在所述基底上形成第一刻蝕阻擋層的步驟之前，還包括：在所述基底上覆蓋第二阻擋層。

可選的，在所述基底上形成第一刻蝕阻擋層的步驟包括：

在所述基底上覆蓋刻蝕阻擋薄膜；

刻蝕部分厚度的刻蝕阻擋薄膜，形成第一刻蝕阻擋層及其下的第二阻擋層。

進一步的，所述第一刻蝕阻擋層的厚度為所述第二刻蝕阻擋層的厚度的50％～200％。

進一步的，所述第二刻蝕阻擋層的材質為氮化硅或碳氮化硅。

進一步的，在形成溝槽的步驟之后，還包括在所述溝槽中形成超厚金屬層的步驟。

進一步的，所述第一刻蝕阻擋層的材質為氮化硅或碳氮化硅。

進一步的，所述第一刻蝕阻擋層的水平截面呈圓環形或“口”字形。

進一步的，所述第一刻蝕阻擋層的寬度為所述溝槽底面的寬度的5％～20％。

進一步的，所述基底為具有有源電路的半導體襯底或金屬互連層。

相比于現有技術，本發明的半導體器件的制造方法，通過在所述基底上形成第一刻蝕阻擋層，所述第一刻蝕阻擋層的水平截面為環繞形狀，與后續形成的溝槽的底面形狀相適配，從而加厚溝槽底面外邊沿處的刻蝕阻擋圖形的厚度，在刻蝕形成溝槽時，形成的溝槽的底面外邊沿能夠停止于該第一刻蝕阻擋層，克服了因溝槽外邊沿附近刻蝕去除速度大于中間刻蝕去除速度導致底面不平整的問題，并保護了刻蝕阻擋層下方的基底不被刻蝕損傷，以防止在沉積形成超厚金屬層時，超厚金屬層進入半導體基底導致器件短路，有利于在后續工藝中能夠形成電連特性良好的超厚金屬層，提高半導體器件的性能。

附圖說明

圖1至圖2為現有技術中一種半導體器件的制作方法的結構示意圖。

圖3為本發明一實施例中半導體器件的制造方法的流程示意圖。