[發(fā)明專利]鰭式場效應晶體管的制作方法

有效

• 申請?zhí)枺?/td>: 201110454092.7
• 申請日: 2011-12-29
• 公開（公告）號: CN103187286A
• 公開（公告）日: 2013-07-03
• 發(fā)明（設計）人: 陳勇
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/027
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及半導體制造領(lǐng)域，尤其涉及一種鰭式場效應晶體管的制作方法。

背景技術(shù)

為了跟上摩爾定律的腳步，人們不得不不斷縮短MOSFET場效應管溝道的長度。這樣做有可以增加芯片的管芯密度，增加MOSFET的開關(guān)速度等等好處。隨著器件溝道長度的縮短，漏極與源極的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(pinch?off)溝道的難度也越來越大，如此便使亞閥值漏電(Subthreshold?leakage)現(xiàn)象，即所謂的短溝道效應(SCE：short-channel?effects)更容易發(fā)生。

由于這樣的原因，隨著半導體產(chǎn)業(yè)向22納米技術(shù)節(jié)點的發(fā)展，漸漸開始從平面CMOS晶體管向三維(3D)FinFET(鰭式場效應晶體管)器件結(jié)構(gòu)的過渡。FinFET中，柵至少可以從兩側(cè)對超薄體進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應。而且相對其它器件具有更好的現(xiàn)有的集成電路生產(chǎn)技術(shù)的兼容性。

圖1示出了現(xiàn)有技術(shù)的一種FinFET的立體結(jié)構(gòu)示意圖。如圖1所示，F(xiàn)inFET(鰭式場效應晶體管)包括：半導體襯底10，所述半導體襯底10上形成有凸出結(jié)構(gòu)(圖中未標示)；氧化層11，覆蓋所述半導體襯底10的表面以及凸出結(jié)構(gòu)側(cè)壁的一部分，凸出結(jié)構(gòu)超出氧化層11的部分成為FinFET的鰭(Fin)14；柵極結(jié)構(gòu)，橫跨在所述鰭14上，覆蓋所述鰭14的頂部和側(cè)壁，柵極結(jié)構(gòu)包括柵介質(zhì)層(圖中未示出)和位于柵介質(zhì)層上的柵電極12。對于Fin-FET，鰭14的頂部以及兩側(cè)的側(cè)壁與柵極結(jié)構(gòu)相接觸的部分都成為溝道區(qū)，即具有多個柵，有利于增大驅(qū)動電流，改善器件性能。

最初是采用絕緣體上硅(SOI)基片來形成FinFET。形成鰭的刻蝕過程將會在進行到晶圓氧化埋層時自動中止，鰭的高度將完全取決于初始SOI上Si層的厚度。此外，由于存在著氧化埋層，相鄰的鰭之間在電學上是完全隔離的，不需要再進行額外的隔離工藝。

由于采用SOI襯底工藝形成FinFET的工藝中，SOI襯底頂層Si的厚度即是鰭的高度，所以SOI襯底頂層Si的厚度要求要盡量的薄(20nm左右)，所以采用SOI襯底比采用體硅基片形成FinFET成本要高很多。這樣的成本對于很多器件的生產(chǎn)來說是不能接受的，所以需要發(fā)展體硅工藝形成FinFET的技術(shù)。

于是開始發(fā)展采用體硅基片形成FinFET的工藝流程。與SOI相比，如果采用體硅基片，就無法在鰭的底部形成清晰的界面，而且不存在本征隔離層(氧化層)。因而就必須采用額外的器件隔離工藝。在完成鰭的刻蝕后緊跟著要進行氧化物的填充步驟。

現(xiàn)有技術(shù)中在體硅上形成FinFET的方法為先在體硅上刻蝕溝槽形成細長的鰭，再沉積氧化層填充鰭兩側(cè)的溝槽，隨后拋光氧化層直至硅暴露。再進行對氧化層進行凹槽刻蝕以便在鰭之間清理出空間，以確定鰭的高度。

其中，氧化層凹槽刻蝕和最初的硅溝槽刻蝕相類似，都沒有明顯的刻蝕終止層，其刻蝕深度完全取決于刻蝕的時間，而且隨著設計中鰭間隔變化而使鰭密度發(fā)生變化時，刻蝕就會受到微負載(圖形)效應的影響。這樣，用體硅工藝流程制作FinFET的過程中不容易控制和統(tǒng)一形成的鰭的高度，而制作FinFET中必須注意的保證鰭的寬度和高度必須保持一致，否則便會對器件的閾值電壓等性能參數(shù)造成影響，導致電路中各個晶體管的性能參數(shù)彼此差異過大。

并且在這樣的刻蝕中，挨著鰭的側(cè)墻的氧化層刻蝕速率會低于溝槽內(nèi)靠中心部分的氧化層刻蝕速率，在刻蝕結(jié)束后，氧化層內(nèi)會出現(xiàn)如圖2中所示的footing(標號3所指)的現(xiàn)象。這樣，對器件的電學性能也會有不良的影響。

在授權(quán)公告號為CN1296991C、公告日為2007年1月24日、發(fā)明名稱為《體半導體的鰭狀FET器件及其形成方法》的專利申請文件中提到一種能較好控制鰭的高度的刻蝕方法，為對硅中設置一個高度控制層，使得可以在刻蝕進行到想要的鰭高時停止，從而實現(xiàn)鰭高度的統(tǒng)一。其中，高度控制層的形成為對半導體襯底進行離子注入。其原理在于，離子注入使得半導體襯底的暴露而受損的部分相對未受損的部分刻蝕速率改變了，從而能夠?qū)涛g的進程進行控制。