[發明專利]多通道與非型快閃并行存儲控制器

有效

• 申請號: 201110453683.2
• 申請日: 2011-12-30
• 公開（公告）號: CN102541678A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 肖儂;賴明澈;黃立波;劉芳;陳志廣;歐洋
• 申請（專利權）人: 中國人民解放軍國防科學技術大學
• 主分類號: G06F11/10
• 分類號: G06F11/10;G06F13/18
• 代理公司: 國防科技大學專利服務中心 43202
• 代理人: 郭敏

技術領域

本發明涉及一種存儲控制器，尤其是一種多通道與非(NAND)型快閃并行存儲控制器。

背景技術

隨著網絡、計算、存儲等技術的飛速發展，數據呈現出幾何級數爆炸式增長，數據密集型應用已經廣泛地出現在社會生活之中，例如Facebook平臺。這類應用需要花費大量的時間來進行數據的I/O傳輸，特別是針對海量數據中小塊數據的隨機訪問。傳統的數據中心使用機械硬盤作為其存儲介質，但是機械硬盤的高功耗、高延遲和低帶寬已經不能適應數據密集型應用的需求。另一方面，相比于機械硬盤，與非型快閃存儲器擁有更低的功耗、更好的抗震性，特別是由于與非型快閃不存在尋道時間和旋轉時間，對于小數據的隨機訪問比機械硬盤要快很多。同時，隨著與非型快閃生產工藝的進步，其單位密度不斷增加，成本也大幅下降。目前，與非型快閃正逐步取代機械硬盤成為構建數據中心的存儲介質，并且這種趨勢已成為未來不可阻擋的潮流。

與非型快閃存儲器已經廣泛應用于海量數據存儲，對與非型快閃存儲器的訪問需要嚴格按照其特殊操作時序才能對存儲體進行訪存，且與非型快閃存儲器的地址、數據和命令復用同一個I/O接口，因此需要特殊的時序控制邏輯。另外，與非型快閃存儲器還存在位交換現象，因此，需要錯誤檢測和糾錯控制邏輯以提高其可靠性，使與非型快閃存儲器本身具有的高帶寬低訪存延遲等優點得以更好地發揮。當前，數據密集型計算重點強調高I/O帶寬，但是單塊的與非型快閃存儲器的最高帶寬在40MB/s左右。為了緩解I/O所帶來的系統性能瓶頸，目前的國內外相關工作主要通過設計與非型快閃存儲器的并行機制來解決這一問題。主要包含兩類控制器結構：

1)芯片級的交叉存取控制器

由于與非型快閃存儲器的寫頁操作具有很長的等待時間，而在該段等待時間內，總線實際處于空閑狀態。因此，可以有效利用這段時間，使得其他存儲器能夠在等待時間內進行操作，從而實現各塊與非型快閃存儲器之間的交叉存取。Jin?Hyuk?Yoon等人在文章″Chameleon：A?High?Performance?Flash/FRAM?Hybrid?Solid?State?Disk?Architecture″中指出，通過實現同一與非型快閃總線上多塊與非型快閃存儲器之間的交叉寫操作從而提高總線帶寬的有效利用率。但是這種控制器受限于與非型快閃總線的帶寬，其總帶寬不可能超過與非型快閃總線帶寬。

2)總線級的交叉存取控制器

針對單路總線的限制，設計人員開始考慮單通道-多路總線情況下的與非型快閃并行機制。Y.J.Seong等人在文章″Hydra：a?block-mapped?parallel?flash?memorysolid-state?disk?architecture″中將芯片級和總線級的交叉存取技術相結合，進一步提高了聚合帶寬。其主要思想是：從不同總線上選取一塊與非型快閃存儲器，從而組成一塊“超級芯片”，對于一塊芯片的操作擴展為對一塊“超級芯片”的操作，實現總線級的交叉存取。另一方面，利用芯片級交叉存取的技術，實現“超級芯片”間的并行。但是這種控制器對于隨機的操作流效率較低，不能適應數據密集型隨機訪問較多的特點。

這兩種控制器雖然針對與非型快閃存儲器采取了并行訪存機制，但是都忽略了數據密集型計算對于帶寬的高要求。芯片級交叉存取控制器受限于與非型快閃總線的帶寬，只能提高總線帶寬的利用率；總線級交叉存取控制器的聚合帶寬仍然受限于單通道訪問，通用性較差，對于隨機訪問并不適用。因此，迫切需要一種具有高聚合帶寬的與非型快閃存儲控制器。

發明內容

本發明要解決的技術問題是針對現有與非型快閃存儲控制器不能滿足數據密集型計算的高帶寬要求，提出了一種多通道與非型快閃并行存儲控制器。這種控制器適用于多種工作負載，為主機存儲提供更高的聚合帶寬，適應數據密集型計算的需求；同時針對與非型快閃訪問時序特性，在保證對與非型快閃正常訪問的同時，提高其數據讀寫的可靠性。

本發明安裝在與非型快閃存儲器芯片和主機的傳輸轉換層之間，本發明根據傳輸轉換層發來的輸入通道請求，建立起主機端到與非型快閃存儲器芯片(即目標芯片，簡稱芯片)之間的數據傳輸路徑。本發明由一個交換結構模塊和n個底層存儲控制器組成，n是目標芯片的塊數。