[發(fā)明專利]多通道與非型快閃并行存儲控制器

有效

• 申請?zhí)枺?/td>: 201110453683.2
• 申請日: 2011-12-30
• 公開（公告）號: CN102541678A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設(shè)計）人: 肖儂;賴明澈;黃立波;劉芳;陳志廣;歐洋
• 申請（專利權(quán)）人: 中國人民解放軍國防科學(xué)技術(shù)大學(xué)
• 主分類號: G06F11/10
• 分類號: G06F11/10;G06F13/18
• 代理公司: 國防科技大學(xué)專利服務(wù)中心 43202
• 代理人: 郭敏

1.一種多通道與非型快閃并行存儲控制器，安裝在與非型快閃存儲器芯片即目標(biāo)芯片和主機(jī)的傳輸轉(zhuǎn)換層之間，其特征在于多通道與非型快閃并行存儲控制器由一個交換結(jié)構(gòu)模塊和n個底層存儲控制器組成，n是目標(biāo)芯片的塊數(shù)；交換結(jié)構(gòu)模塊與n個底層存儲控制器和主機(jī)的傳輸轉(zhuǎn)換層相連，交換結(jié)構(gòu)模塊接收傳輸轉(zhuǎn)換層的輸入通道請求-包括請求的命令、地址和數(shù)據(jù)，根據(jù)從底層存儲控制器所反饋的目標(biāo)芯片的工作狀態(tài)，將請求輸出到空閑的目標(biāo)芯片所連接的底層存儲控制器；n個底層存儲控制器與目標(biāo)芯片和交換結(jié)構(gòu)模塊相連，根據(jù)從交換結(jié)構(gòu)模塊接收到的請求和芯片所反饋的忙閑狀態(tài)信號產(chǎn)生符合芯片時序特性的控制信號和數(shù)據(jù)，發(fā)送給目標(biāo)芯片；

交換結(jié)構(gòu)模塊是對多通道的請求進(jìn)行傳輸仲裁的功能部件，由請求隊(duì)列、傳輸仲裁部件和交叉開關(guān)組成：

請求隊(duì)列是個能存放待執(zhí)行請求的緩沖器，與傳輸轉(zhuǎn)換層、交叉開關(guān)、傳輸仲裁部件相連，請求隊(duì)列接收來自傳輸轉(zhuǎn)換層的輸入通道請求，輸入通道請求最多為n路，將輸入通道請求按先入先出的順序暫存起來，請求隊(duì)列接收傳輸仲裁部件發(fā)出的出隊(duì)使能信號，在出隊(duì)使能信號有效地情況下將輸入通道請求發(fā)送給交叉開關(guān)部件；若出隊(duì)使能信號無效，則將輸入通道請求暫時緩存在隊(duì)列中等待下一次的仲裁；

傳輸仲裁部件是一個仲裁電路，與請求隊(duì)列、交叉開關(guān)相連，傳輸仲裁部件接收來自交叉開關(guān)的芯片忙閑狀態(tài)信號，根據(jù)這兩個信號對請求進(jìn)行仲裁，一邊發(fā)送出隊(duì)使能信號給請求隊(duì)列，一邊發(fā)送通道仲裁信號給交叉開關(guān)；傳輸仲裁部件由2個寄存器組和仲裁邏輯電路組成，第一寄存器組與仲裁邏輯電路和交叉開關(guān)相連，由n個1位的寄存器組成，保存從交叉開關(guān)接收的n路輸入通道的工作狀態(tài)；第二寄存器組也與仲裁邏輯電路和交叉開關(guān)相連，由n個1位的寄存器組成，保存通過交叉開關(guān)讀出的n個底層存儲控制器的忙閑狀態(tài)；仲裁邏輯電路與第一寄存器組、第二寄存器組、交叉開關(guān)和請求隊(duì)列相連，接收第一寄存器組和第二寄存器組的內(nèi)容，仲裁邏輯電路從請求隊(duì)列讀取輸入通道請求m所指的目標(biāo)芯片地址，若該地址是j，1≤m≤n，1≤j≤n，則查看第二寄存器組中寄存器j中的內(nèi)容：如果寄存器j為0，表示底層存儲控制器j處于空閑狀態(tài)，請求m可以被執(zhí)行，仲裁邏輯電路向請求隊(duì)列發(fā)送請求m出隊(duì)信號，同時向交叉開關(guān)發(fā)送通道選擇仲裁信號，指示交叉開關(guān)建立輸入通道請求m與底層存儲控制器j之間的數(shù)據(jù)傳輸路徑；

交叉開關(guān)是的n×n的交叉開關(guān)，與傳輸轉(zhuǎn)換層、傳輸仲裁部件、請求隊(duì)列、n個底層存儲控制器相連，將底層存儲控制器返回的芯片忙閑狀態(tài)信號返回給傳輸仲裁部件，并根據(jù)從傳輸仲裁部件接收的通道選擇仲裁信號，將從請求隊(duì)列出隊(duì)的輸入通道請求輸出到對應(yīng)的底層存儲控制器中；交叉開關(guān)接收來自請求隊(duì)列所發(fā)出請求的地址、命令、數(shù)據(jù)，根據(jù)傳輸仲裁部件的通道選擇仲裁信號建立或斷開數(shù)據(jù)傳輸路徑，在建立好數(shù)據(jù)傳輸路徑之后，交叉開關(guān)將接收到的輸入通道請求發(fā)送給請求對應(yīng)的底層存儲控制器，交叉開關(guān)從對應(yīng)底層存儲控制器中接收操作是否完成的信號，若操作完成，自動斷開數(shù)據(jù)傳輸路徑；

底層存儲控制器由主控邏輯模塊和ECC模塊組成，它產(chǎn)生符合芯片時序要求的控制信號并對主機(jī)端寫入和從目標(biāo)芯片讀出的數(shù)據(jù)進(jìn)行ECC校驗(yàn)；

主控邏輯模塊是產(chǎn)生符合芯片時序要求的控制信號的功能部件，與交換結(jié)構(gòu)模塊、ECC模塊相連，從交換結(jié)構(gòu)模塊接收待執(zhí)行的輸入通道請求，遵循芯片基本操作的邏輯時序要求，產(chǎn)生符合芯片時序要求的地址使能、命令使能、片使能、讀使能以及寫使能控制信號，將這些控制信號和從交換結(jié)構(gòu)模塊來的數(shù)據(jù)發(fā)送給ECC模塊。

主控邏輯模塊由數(shù)據(jù)緩沖器、第三寄存器組和主控制器組成，數(shù)據(jù)緩沖器與主控制器相連，大小與目標(biāo)芯片的頁大小相同，用以存儲主機(jī)待寫入的數(shù)據(jù)；第三寄存器組與主控制器相連，由命令寄存器、地址寄存器和狀態(tài)寄存器組成，分別存放本次請求的命令操作碼、目標(biāo)地址和當(dāng)前操作的完成狀態(tài)；主控制器與交換結(jié)構(gòu)模塊的交叉開關(guān)、數(shù)據(jù)緩沖器、第三寄存器組和ECC模塊相連，從交叉開關(guān)接收輸入通道請求的命令、地址和數(shù)據(jù)，將命令、地址存入第三寄存器組，將主機(jī)待寫入數(shù)據(jù)存入數(shù)據(jù)緩沖器，產(chǎn)生控制信號并發(fā)送給ECC模塊；當(dāng)從交叉開關(guān)得到的命令是讀頁命令時，主控制器將從ECC模塊返回的數(shù)據(jù)發(fā)送給數(shù)據(jù)緩沖器，當(dāng)從交叉開關(guān)得到的命令是寫頁命令時，主控制器先將數(shù)據(jù)寫入數(shù)據(jù)緩沖器，而后將數(shù)據(jù)順序?qū)懭胄酒校?dāng)讀頁操作時，主控制器將從目標(biāo)芯片讀出的數(shù)據(jù)先存入數(shù)據(jù)緩沖器，再通過總線將數(shù)據(jù)順序讀出，如果主控制器從ECC模塊接收的錯誤指示信號有效，則從ECC模塊接收錯誤地址信息，根據(jù)此信息對數(shù)據(jù)緩沖器中的數(shù)據(jù)進(jìn)行糾錯；主控制器是一個能產(chǎn)生符合芯片時序要求的控制信號的狀態(tài)機(jī)，它由讀頁操作、寫頁操作和塊擦除操作三個子狀態(tài)機(jī)組成，三個子狀態(tài)機(jī)之間相互獨(dú)立，互不竄擾，在同一時間只有一個子狀態(tài)機(jī)工作；主控制器在上電復(fù)位后處于初始狀態(tài)，從交換結(jié)構(gòu)模塊的交叉開關(guān)接收命令信號，若命令信號是讀頁命令，主控制器由初始狀態(tài)進(jìn)入讀頁操作子狀態(tài)機(jī)，直至讀頁操作子狀態(tài)機(jī)執(zhí)行完畢，主控制器再次進(jìn)入初始狀態(tài)；若命令信號是寫頁命令，主控制器由初始狀態(tài)進(jìn)入寫頁操作子狀態(tài)機(jī)，直至寫頁操作子狀態(tài)機(jī)執(zhí)行完畢，主控制器再次進(jìn)入初始狀態(tài)；若命令信號是塊擦除命令，主控制器由初始狀態(tài)進(jìn)入塊擦除操作子狀態(tài)機(jī)，直至塊擦除操作子狀態(tài)機(jī)執(zhí)行完畢，主控制器再次進(jìn)入初始狀態(tài)；

ECC模塊與主控邏輯模塊和目標(biāo)芯片相連，ECC模塊從主控邏輯模塊接收控制信號和數(shù)據(jù)，將控制信號和數(shù)據(jù)發(fā)送給目標(biāo)芯片，并對要寫入目標(biāo)芯片和從目標(biāo)芯片讀出的數(shù)據(jù)進(jìn)行ECC校驗(yàn)；ECC模塊若從主控邏輯模塊接收到的命令是寫頁操作，則產(chǎn)生ECC校驗(yàn)碼發(fā)送給目標(biāo)芯片，若從主控邏輯模塊接收到的命令是讀頁操作，則將從芯片中讀出的數(shù)據(jù)發(fā)送給主控邏輯模塊，并進(jìn)行ECC校驗(yàn)，將校驗(yàn)結(jié)果發(fā)送給主控邏輯模塊；ECC模塊由ECC主控邏輯、ECC校驗(yàn)碼生成器和錯誤地址產(chǎn)生器三部分組成；

ECC校驗(yàn)碼生成器是一個產(chǎn)生ECC校驗(yàn)碼的功能電路，與ECC主控邏輯和錯誤地址產(chǎn)生器相連，接收來自ECC主控邏輯的數(shù)據(jù)和使能信號，產(chǎn)生ECC校驗(yàn)碼，并將產(chǎn)生的校驗(yàn)碼輸出到ECC主控邏輯和錯誤地址產(chǎn)生器；ECC校驗(yàn)碼生成器由第四寄存器組和ECC校驗(yàn)碼生成電路組成；第四寄存器組與ECC校驗(yàn)碼生成電路相連，由4個寄存器組成，用以存放從ECC校驗(yàn)碼生成電路來的ECC校驗(yàn)碼；ECC校驗(yàn)碼生成電路是用異或門構(gòu)成的邏輯電路，與第四寄存器組、ECC主控邏輯、錯誤地址產(chǎn)生器相連，在接收到來自ECC主控邏輯的ECC使能信號之后，邏輯電路在每個時鐘周期對從ECC主控邏輯接收來的數(shù)據(jù)進(jìn)行異或操作，將結(jié)果作為ECC校驗(yàn)碼寫入到第四寄存器組中；當(dāng)邏輯電路接收到全部的一頁數(shù)據(jù)之后，將第四寄存器組中的ECC校驗(yàn)碼讀出并發(fā)送給ECC主控邏輯和錯誤地址產(chǎn)生器；

錯誤地址產(chǎn)生器是一個產(chǎn)生錯誤地址的功能電路，與ECC主控邏輯和ECC校驗(yàn)碼生成器相連；錯誤地址產(chǎn)生器由原ECC校驗(yàn)碼寄存器、比較結(jié)果寄存器、錯誤地址信息寄存器以及檢錯邏輯組成；原ECC校驗(yàn)碼寄存器與ECC主控邏輯和檢錯邏輯相連，從ECC主控邏輯中接收從芯片中讀出的原ECC校驗(yàn)碼，并暫存起來；檢錯邏輯與ECC校驗(yàn)碼生成器、原ECC校驗(yàn)碼寄存器、比較結(jié)果寄存器、錯誤地址信息寄存器和ECC主控邏輯相連，一方面從原ECC校驗(yàn)碼寄存器接收原ECC校驗(yàn)碼，一方面從ECC校驗(yàn)碼生成器接收新生成的ECC校驗(yàn)碼，對兩個校驗(yàn)碼的每一位依次進(jìn)行異或?qū)Ρ龋瑢⒈容^結(jié)果存入比較結(jié)果寄存器中，再將比較結(jié)果寄存器的相鄰位進(jìn)行異或操作，將所得結(jié)果按位異或產(chǎn)生錯誤指示信號，發(fā)送給ECC主控邏輯；同時檢錯邏輯將比較結(jié)果寄存器中的奇數(shù)位取出作為錯誤地址，存入錯誤地址信息寄存器中，并發(fā)送給ECC主控邏輯；

ECC主控邏輯與主控邏輯模塊的主控制器、ECC校驗(yàn)碼生成器、錯誤地址產(chǎn)生器和目標(biāo)芯片相連，從主控制器接收控制信號和數(shù)據(jù)并發(fā)送給目標(biāo)芯片，同時產(chǎn)生ECC使能信號，連同從主控制器接收的數(shù)據(jù)發(fā)送給ECC校驗(yàn)碼生成器，ECC主控邏輯還從目標(biāo)芯片讀出原ECC校驗(yàn)碼并發(fā)送給錯誤地址產(chǎn)生器；ECC主控邏輯是一個嵌入ECC功能的狀態(tài)機(jī)，由ECC讀頁操作子狀態(tài)機(jī)和ECC寫頁操作子狀態(tài)機(jī)構(gòu)成，這兩個子狀態(tài)機(jī)相互獨(dú)立；ECC主控邏輯在上電復(fù)位后處于初始狀態(tài)，當(dāng)ECC主控邏輯從主控邏輯模塊接受的命令信號是讀頁命令時，ECC主控邏輯進(jìn)入ECC讀頁操作子狀態(tài)機(jī)，直至ECC讀頁操作子狀態(tài)機(jī)執(zhí)行完畢，ECC主控邏輯再次進(jìn)入初始狀態(tài)；在初始狀態(tài)下，當(dāng)ECC主控邏輯從主控邏輯模塊接受的命令信號是寫頁命令時，ECC主控邏輯進(jìn)入ECC寫頁操作子狀態(tài)機(jī)，直至ECC寫頁操作子狀態(tài)機(jī)執(zhí)行完畢，ECC主控邏輯再次進(jìn)入初始狀態(tài)。