[發明專利]基于FPGA內部的一種模擬并行接口電路及其實現方法

有效

• 申請號: 201110452701.5
• 申請日: 2011-12-29
• 公開（公告）號: CN102594331A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 張杭;嚴結實;劉呂娜
• 申請（專利權）人: 中國西電電氣股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 徐文權

1.一種基于FPGA內部的一種模擬并行接口電路，其特征在于：包括讀寫和選通產生模塊、UFM地址、數據產生模塊、UFM察除信號產生模塊、UFM模塊，以及數據鎖存模塊，CPU產生的讀信號tnRD或寫信號tnWR在讀寫和選通產生模塊內經延時和整形處理后生成滿足UFM時序要求的讀信號nRD或寫信號nWR以及讀選通信號RD_STB或寫選通信號WR_STB，UFM地址、數據產生模塊根據讀選通信號或寫選通信號對讀信號的地址信號或寫信號的地址信號和數據信號進行鎖存并生成地址總線ADD或地址總線ADD和數據總線DAT，其中，寫信號的地址總線和數據總線上對應的內容被保存在UFM模塊內，讀信號的地址總線上的內容在讀信號有效的情況下被鎖存在數據鎖存模塊內。

2.如權利要求1所述的基于FPGA內部的一種模擬并行接口電路，其特征在于：所述UFM的察除信號nERASE由片選信號yBK_CS、扇區地址BK_A1...BK_A4和寫信號經或非門運算后再經數字單穩態處理后構建以滿足UFM脈寬要求。

3.如權利要求1所述的基于FPGA內部的一種模擬并行接口電路的實現方法，其特征在于：CPU產生的讀、寫信號在讀寫和選通產生模塊內經延時和整形處理后生成滿足UFM模塊時序要求的讀、寫信號和讀、寫選通信號，然后UFM地址、數據產生模塊根據讀、寫選通信號對讀信號的地址信號、寫信號的地址信號和數據信號進行鎖存生成地址總線、數據總線，當UFM接收到的有效信號為讀信號時，UFM模塊將讀信號的地址總線上所對應的內容傳輸給數據鎖存模塊并進行鎖存以備需要讀取該信號時讀取，當UFM接收到的有效信號為寫信號時，寫信號的地址總線和數據總線上所對應的內容被存儲在UFM模塊內。

4.如權利要求3所述的基于FPGA內部的一種模擬并行接口電路的實現方法，其特征在于：所述CPU產生的讀、寫信號在讀寫和選通產生模塊內經延時和整形處理的具體過程為：CPU產生的讀、寫信號在片選信號的范圍內以時鐘頻率為周期經D觸發器兩級時延后，再與原讀、寫信號經或非門運算，生成讀、寫選通信號，讀、寫選通信號經數字單穩態處理，生成滿足UFM時序要求的讀、寫信號。