[發明專利]基于FPGA內部的一種模擬并行接口電路及其實現方法

有效

• 申請號: 201110452701.5
• 申請日: 2011-12-29
• 公開（公告）號: CN102594331A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 張杭;嚴結實;劉呂娜
• 申請（專利權）人: 中國西電電氣股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 徐文權

技術領域

本發明涉及一種基于FPGA內部的一種模擬并行接口電路及其實現方法，實現SF₆智能監測裝置中物理量(密度、壓力、微水等)連續測量參數計算、報警門限自由設置與保存，以提高高壓智能測控裝置智能水平。

背景技術

密封式高壓開關(GIS：Gas?Insulated?Switchgear)是智能高壓設備的重要設備之一，在高壓電網中完成設備與設備或設備與電網間的分合作用；在GIS高壓開關內部充滿SF₆氣體，每個間隔都配有監測IED(Intelligent?Electronic?Device)裝置，在SF₆監測IED的研制中，采用了FPGA(Field-Programmable?Gate?Array)芯片，用其內部的UFM(User?Flash?Memory)作為IED初始化變量或特征變量存儲單元。本發明主要是在FPGA內部設計一種通用的、模擬并行接口電路，使外部CPU可直接訪問UFM，已達到隨時存取數據的目的。

發明內容

本發明所要解決的技術問題是提供一種基于FPGA內部的一種模擬并行接口電路及其實現方法，使外部CPU可直接訪問UFM(User?Flash?Memory)，已達到隨時存取數據的目的。

為實現上述目的，本發明采用如下技術方案：

基于FPGA內部的一種模擬并行接口電路，包括讀寫和選通產生模塊、UFM地址、數據產生模塊、UFM察除信號產生模塊、UFM模塊，以及數據鎖存模塊，CPU產生的讀信號tnRD或寫信號tnWR在讀寫和選通產生模塊內經延時和整形處理后生成滿足UFM時序要求的讀信號nRD或寫信號nWR以及讀選通信號RD_STB或寫選通信號WR_STB，UFM地址、數據產生模塊根據讀選通信號或寫選通信號對讀信號的地址信號或寫信號的地址信號和數據信號進行鎖存并生成地址總線ADD或地址總線ADD和數據總線DAT，其中，寫信號的地址總線和數據總線上對應的內容被保存在UFM模塊內，讀信號的地址總線上的內容在讀信號有效的情況下被鎖存在數據鎖存模塊內。

優選地，所述UFM的察除信號nERASE由片選信號yBK_CS、扇區地址BK_A1...BK_A4和寫信號經或非門運算后再經數字單穩態處理后構建以滿足UFM脈寬要求；

基于FPGA內部的一種模擬并行接口電路的實現方法，CPU產生的讀、寫信號在讀寫和選通產生模塊內經延時和整形處理后生成滿足UFM模塊時序要求的讀、寫信號和讀、寫選通信號，然后UFM地址、數據產生模塊根據讀、寫選通信號對讀信號的地址信號、寫信號的地址信號和數據信號進行鎖存生成地址總線、數據總線，當UFM接收到的有效信號為讀信號時，UFM模塊將讀信號的地址總線上所對應的內容傳輸給數據鎖存模塊并進行鎖存以備需要讀取該信號時讀取，當UFM接收到的有效信號為寫信號時，寫信號的地址總線和數據總線上所對應的內容被存儲在UFM模塊內。

所述CPU產生的讀、寫信號在讀寫和選通產生模塊內經延時和整形處理的具體過程為：CPU產生的讀、寫信號在片選信號的范圍內以時鐘頻率為周期經D觸發器兩級時延后，再與原讀、寫信號經或非門運算，生成讀、寫選通信號，讀、寫選通信號經數字單穩態處理，生成滿足UFM時序要求的讀、寫信號。

本發明基于FPGA內部的一種模擬并行接口電路及其實現方法與現有技術相比，至少具有以下優點：本發明根據UFM時序要求對CPU產生的讀信號或寫信號進行處理，從而使得外部CPU可以直接對UFM進行訪問，以達到隨時存取數據的目的，電路結構簡單，且使用方便。

附圖說明

圖1是本發明基于FPGA內部的一種模擬并行接口電路的原理框圖；

圖2是本發明讀寫信號和讀寫選通信號產生電路圖；

圖3是本發明寫信號地址構建扇區察除信號的電路圖；

圖4是本發明并行地址和并行數據產生電路圖、UFM和輸出鎖存電路圖。

具體實施方式

下面結合附圖對本發明基于FPGA內部的一種模擬并行接口電路及其實現方法做詳細描述：