[發明專利]片上眾核處理器時鐘精確并行仿真系統有效
| 申請號: | 201110448825.6 | 申請日: | 2011-12-29 |
| 公開(公告)號: | CN102591759A | 公開(公告)日: | 2012-07-18 |
| 發明(設計)人: | 吳俊敏;朱小東;唐軼軒;趙小雨 | 申請(專利權)人: | 中國科學技術大學蘇州研究院 |
| 主分類號: | G06F11/26 | 分類號: | G06F11/26 |
| 代理公司: | 蘇州創元專利商標事務所有限公司 32103 | 代理人: | 范晴 |
| 地址: | 215123 江蘇省蘇州*** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關鍵詞: | 片上眾核 處理器 時鐘 精確 并行 仿真 系統 | ||
技術領域
本發明屬于信息處理系統的處理器的仿真領域,具體涉及一種片上眾核處理器時鐘精確并行仿真系統。?
背景技術
計算機仿真用軟件來仿真計算機系統的行為,研究者可以通過仿真軟件分析新結構的性能和行為,而不需要建立原型系統,這大大減小了研究的周期和成本。近十年以來,工業界和學術界將仿真技術廣泛地運用于計算機硬件和軟件體系結構的研究以及開發過程中。隨著眾核時代的來臨,仿真技術在眾核處理器的設計過程中將變得越來越重要。?
目前,絕大多數眾核仿真器都是串行仿真器,這些仿真器僅僅運行于一個主線程上。隨著目標系統核數的增加,仿真器的性能將會越來越差。在不久的將來,摩爾定律將由每18個月片上的晶體管數目翻一番轉變為每18個月片上的硬件線程的數目翻一番。?
然而,隨著片上核數的增加,仿真過程中的狀態量和代碼空間將增加,這將導致仿真時間的增加。這也可能導致L2高速緩存缺失的大幅度增加,從而導致仿真周期數的增加。因此,隨著目標系統的核數的增加,如何在眾核處理器上仿真眾核目標系統將變得越來越重要。?
將眾核仿真器拆分開由多條線程或者進程并行的仿真運行是一種有效的加速方法。然而為了保證并行實體間的時鐘、事件的合理次序關系,不能讓并行實體毫無約束的以任意仿真速度前進,否則將無法準備、穩定的仿真對象系統。維持并行實體間事件的序關系既是并行仿真的同步問題。?
并行仿真中的同步問題已經在離散事件并行與分布式仿真領域(PDES)已經有過數十年的研究歷史。PDES稱可并行仿真的節點為邏輯處理器。為了保證遠程事件能夠及時到達,也就是保證各種事件正確的因果順序關系,各個邏輯處理器必須在特定時間點同步。?
PDES領域內的同步技術分為兩種,一種是保守同步,另一種是樂觀同步。保守同步通過路障或者空消息機制保持所有邏輯處理器的時鐘差值嚴格處于某一值域L范圍內。L即是保守同步技術中重要的一個參數值--前瞻量。?一般來說,L的大小取決于仿真對象系統及并行化時的劃分策略,例如,在多核處理器仿真器中,邏輯處理器映射到仿真對象處理器核上,劃分邊界為對象處理器核之間的互連網絡,L即為網絡傳輸延遲;如果劃分邊界位于共享高速緩存與上一層高速緩存之間,則L為共享高速緩存的最低訪問延遲。?
樂觀同步技術假設或者說預測邏輯處理器即使超過了前瞻量窗口,因果關系錯誤也不會發生。為了處理預測失敗,確實發生了因果錯誤的情況,樂觀同步提供了一套狀態保存與回滾機制來解決這個問題。不幸的是,計算機系統仿真器內部存在大量狀態,使得狀態保存、恢復的開銷遠高于并行度上升帶來的性能收益。因此樂觀同步技術并不適宜于眾核處理器仿真領域,已開發出的并行多核處理器仿真器幾乎都使用保守同步技術。?
現有并行仿真同步技術多是面向多處理器系統或者多核系統的仿真器,仿真負載規模較小,當面向核數規模達100顆以上的眾核處理器系統時,這些同步技術會遇到以下問題:?
(1)眾核架構中各個處理器核心之間由低延遲的片上總線或片上網絡緊密互連,間接通過共享高速緩存通信,形成高度耦合的關系,并行仿真時必須將這些高度耦合的組件切分開來,映射到不同的線程中仿真運行;為了試探組件到線程的最優映射策略,需要一種靈活的組件切分方法。?
(2)保守同步協議要求計算出任意兩個邏輯處理器之間發送的事件的前瞻量,根據此前瞻量將邏輯處理器阻塞在特定的邏輯時間點上;眾核處理器系統中提取出的前瞻量一般是幾個或者數十個時鐘周期,使得同步周期過短,而當前多線程庫中的同步原語開銷過大,不適于并行仿真中的同步;此外,劃分開的組件間有可能傳遞零延遲事件,導致前瞻量為零,使得一般性同步協議難以處理。?
(3)當前并行仿真器使用單一同步機制維持所有邏輯處理器間的時序關系,這種方法遷移到眾核處理器系統仿真器上后,從負載均衡考慮,勢必要在片上網絡路由器之間切分對象系統,但片上網絡路由器之間的前瞻量太小,不利于仿真器的性能;從前瞻量角度考慮,則需要把片上網絡分離出去,單獨用一個邏輯處理器仿真器,但眾核處理器片上網絡規模龐大,容易形成性能瓶頸。本發明因此而來。?
發明內容
本發明目的在于提供一種片上眾核處理器時鐘精確并行仿真系統,該系統解決了面向核數規模達100顆以上的眾核處理器系統時,現有技術中常規同步技術無法有效同步的問題。?
為了解決現有技術中的這些問題,本發明提供的技術方案是:?
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