[發明專利]用于內存系統的電壓與時序校準方法

有效

• 申請號: 201110443575.7
• 申請日: 2011-12-27
• 公開（公告）號: CN103186488A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 李春一;馬青江
• 申請（專利權）人: 瀾起科技（上海）有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 上海光華專利事務所 31219
• 代理人: 李儀萍

技術領域

本發明涉及內存領域，特別是涉及一種用于內存系統的電壓與時序校準方法。

背景技術

現有內存系統，為減輕內存控制器的負載和提高工作時序，通常在內存條中會設置有用于緩存命令、地址、數據等的內存緩沖器。例如，在圖1所示的內存系統中，設置有緩存控制信號、數據等于一體的全緩沖器，該全緩沖器分別與內存控制器及多個內存芯片單元通信連接；又例如，在圖2所示的內存系統中，設置有緩存控制信號的控制緩沖器及緩存數據的數據緩沖器。

無論是設置何種內存緩沖器的內存系統，由于其工作時的低電壓(電源電壓VDD＜＝1.5V)及高速度(速度為800～2133Mbps)，因此在內存系統正常工作之前，先需要對內存控制器與內存緩沖器之間以及內存緩沖器與各內存芯片單元之間的接口進行時序和電壓的校準。而在現有時序和電壓的校準過程中，先由內存緩沖器發送各校準用的控制指令、寫時序及寫數據，并基于各內存芯片反饋回的數據來調整自身內存芯片側的時序與電壓，以實現自身內存芯片側的時序與電壓與各內存芯片的時序與電壓的校準；隨后，再由內存控制器發送各校準用的控制指令、寫時序及寫數據，并基于內存緩沖器反饋回的數據來調整自身的時序與電壓，以實現內存控制器自身的時序與電壓與內存緩沖器的內存控制器側的時序與電壓的校準。由于先進行內存緩沖器與各內存芯片單元之間的時序和電壓的校準，因此，在內存緩沖器中需要設置校準用的控制指令、寫時序及寫數據等的信號產生單元以及時序、電壓校準單元，如圖1所示；同樣，在內存控制器中也需要設置校準用的控制指令、寫時序及寫數據等的信號產生單元以及時序、電壓校準單元。

對于內存控制器中的校準用的控制指令、寫時序及寫數據等的信號產生單元，通常可采用BIOS(即軟件方式)來實現，使得對于內存控制器的設計簡單且具備高靈活性；然而，對于內存緩沖器中的校準用的控制指令、寫時序及寫數據等的信號產生單元，如果也采用軟件的方式來實現，則內存緩沖器中需要設置專用微處理器，而該專用微處理器的功能較為簡單、但卻需要輸出較多控制信號，由此導致其設計較為復雜，進而直接導致成本的大幅提升；而若采用純硬件來實現，則使得內存緩沖器的電路設計變得復雜，且一旦內存緩沖器芯片生產測試后發現問題，則又必須重新設計后再生產，從而增加了內存緩沖器的從設計至試生產、再至測試、再至量產的整個周期時間。

因此，極有必要對現有時序與電壓校準方法進行改進。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種用于內存系統的電壓與時序校準方法，以便簡化內存緩沖器的電路。

為實現上述目的及其他相關目的，本發明提供一種用于內存系統的電壓與時序校準方法，其中，所述內存系統包括內存控制器、至少一個與所述內存控制器通信連接的內存緩沖器、以及至少一個與內存緩沖器通信連接的內存芯片單元，所述用于內存系統的電壓與時序校準方法至少包括步驟：1)所述內存控制器根據內存緩沖器基于自身內存控制器側的時序和電壓所傳送回的數據來調整自身的時序和電壓以及內存緩沖器的寫電壓，以實現自身的時序和電壓與內存緩沖器的內存控制器側的時序和電壓的校準；以及2)所述內存控制器根據已經過內存控制器側的時序和電壓校準的內存緩沖器基于自身內存芯片側的時序和電壓所讀取的來自內存芯片單元的數據，來調整該內存緩沖器的內存芯片側的讀寫時序和讀電壓以及內存芯片單元的寫電壓，以實現內存緩沖器的內存芯片側的時序和電壓與所通信連接的內存芯片單元的時序和電壓的校準，或者已經過內存控制器側的時序和電壓校準的內存緩沖器基于自身內存芯片側的時序和電壓所讀取的來自內存芯片單元的數據，來調整自身內存芯片側的讀寫時序和讀電壓以及內存芯片單元的寫電壓，以實現內存緩沖器的內存芯片側的時序和電壓與所通信連接的內存芯片單元的時序和電壓的校準。

優選地，所述步驟1)包括步驟：

-內存緩沖器基于來自內存控制器的第一通信指令，并根據自身內存控制器側的讀時序和讀電壓將第一預定數據傳送給所述內存控制器；

-所述內存控制器將自身的第一預定數據與基于自身的讀時序和讀電壓所讀取的來自內存緩沖器的第一預定數據進行比較以確定自身的讀時序和讀電壓，進而實現自身的讀時序和讀電壓與內存緩沖器的內存控制器側的讀時序和讀電壓的校準。

優選地，所述步驟1)包括步驟：