[發明專利]一種開關電路

有效

• 申請號: 201110437697.5
• 申請日: 2011-12-23
• 公開（公告）號: CN103178822A
• 公開（公告）日: 2013-06-26
• 發明（設計）人: 戚建燁
• 申請（專利權）人: 國民技術股份有限公司
• 主分類號: H03K17/687
• 分類號: H03K17/687
• 代理公司: 深圳鼎合誠知識產權代理有限公司 44281
• 代理人: 薛祥輝

技術領域

本發明涉及開關電路的導通和關斷性能，尤其涉及一種關于提高CMOS管開關的導通和關斷性能的電路。

背景技術

開關電路在模擬和數字方面的集成電路設計中應用越來越廣泛，尤其隨著CMOS工藝技術的發展，利用MOS器件本身的電壓-電流特性實現一個性能良好的開關得到了普遍的應用。請參考圖1，圖1為由并聯的PMOS器件和NMOS器件組成的開關。不管任何時候，均保持有一個管導通，CMOS開關以高性能的特點得到很廣泛的應用。但是隨著制造工藝的提高，器件尺寸不斷縮小，從早些的0.5umMOS工藝發展到現如今的65nmMOS工藝甚至更小線寬，伴隨著工藝線寬的縮小，電源電壓不斷降低，已經可以由5v為主供電電壓降低到目前1.2v甚至更低。在低電源電壓應用下，MOS器件會受到體效應的影響，體效應是指，MOS器件的實際閾值電壓受到源極和襯底電壓差的影響，當源極和襯底之間的電壓差VSB增加，則MOS器件實際閾值電壓Vth增加，Vth的增加會顯著降低器件過驅動電壓，增加MOS開關的導通電阻，縮小動態范圍。

另一方面，在實現信號的多路選擇等一些典型應用中，需要MOS開關具有非常高的關斷電阻，提高信號之間的隔離度，防止互相串擾。圖1所示的CMOS開關結構由于受到器件亞閾值電流的影響，隔離度有待提高。

因此，在CMOS工藝進入低電壓時代，克服MOS開關的體效應，降低開關的導通電阻，保證開關良好的關斷性能，提高隔離度，非常有必要。

發明內容

本發明要解決的主要技術問題是克服MOS器件體效應對開關導通性能的影響，改善MOS開關的隔離性能。

為解決上述技術問題，本發明提供一種開關電路，包括開關單元，所述開關單元包括至少一個CMOS傳輸門，還包括控制單元；其中，所述控制單元連接所述開關單元中MOS管的襯底端以及所述開關單元中第一個CMOS傳輸門的輸出端，用于控制開關單元中MOS管的襯底電壓。

所述控制單元包括電壓跟隨模塊和/或電壓限位模塊；其中，所述電壓跟隨模塊用于在所述開關電路導通時控制所述開關單元中MOS管的襯底電壓跟隨所述第一個CMOS傳輸門的輸出電壓變化；所述電壓限位模塊用于在所述開關電路關斷時控制所述開關單元的PMOS管襯底電壓上拉到高電平，以及控制所述開關單元的NMOS管襯底電壓下拉到低電平。

進一步的，所述開關單元可以包括第一CMOS傳輸門，還可以包括與第一CMOS傳輸門串聯的第二CMOS傳輸門，甚至更多的CMOS傳輸門組合。

所述控制單元的電壓跟隨模塊可以包括一個CMOS傳輸門也可以包括串聯的兩個CMOS傳輸門；所述控制模塊的電壓限位模塊包括把所述開關單元中PMOS管襯底電壓上拉到高電平的第五PMOS管以及把所述開關單元中所述NMOS管襯底電壓下拉到低電平的第五NMOS管。

更進一步的，所述電壓限位模塊還可以包括一個控制所述開關單元中CMOS傳輸門間節點電壓的PMOS管或NMOS管。

本發明的有益效果是：在CMOS開關中增加對襯底電壓以及漏極電壓的控制，可以有效消除開關工作時的體效應現象，降低開關的導通電阻，同時，可以增加開關關斷時的電阻，提高開關的隔離性，有效提高CMOS開關的整體性能。

附圖說明

圖1為現有由PMOS器件和NMOS器件構成的CMOS開關電路圖；

圖2為本發明實施例一中設置有控制單元的CMOS開關結構圖；

圖3為圖2中控制單元內部結構圖；

圖4為本發明實施例一中設置有控制單元的CMOS開關電路圖；

圖5為本發明實施例二中設置有控制單元的CMOS開關電路圖；

圖6為本發明實施例三中設置有控制單元的CMOS開關電路圖；

圖7為本發明實施例四中設置有控制單元的CMOS開關電路圖。

具體實施方式

下面通過具體實施方式結合附圖對本發明作進一步詳細說明。

本發明的主要發明構思為：在CMOS開關中增加對PMOS管以及NMOS管襯底以及漏極電壓的控制，以消除所述MOS管體效應現象。本發明的做法是：在CMOS開關中增加控制模塊，在開關導通時，開關中MOS管的襯底電壓跟隨漏極電壓，開關關斷時，開關中PMOS管的襯底電壓上拉到高電平，NMOS管的襯底電壓下拉到低電平。消除MOS管體效應現象，提高CMOS開關的性能。

實施例一：