[發明專利]半導體器件制造方法

無效

• 申請號: 201110431858.X
• 申請日: 2011-12-21
• 公開（公告）號: CN103178010A
• 公開（公告）日: 2013-06-26
• 發明（設計）人: 陳振興;葉彬
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/285
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體制造技術，特別涉及一種半導體器件的制造方法。

背景技術

為推進集成電路技術發展，特別是對于45/40nm工藝節點，多種應變技術工程已經被引進以提高半導體器件的性能，但是也同時增加了半導體器件制造前段工藝(FEOL)過程的復雜程度。這將使得產品進入市場的周期延長，并且增加了產品制造成本，從而給客戶帶來損害。此外，新的技術不僅要達到越來越小的半導體器件物理尺寸，而且也要精確地制成更淺的LDD(輕摻雜漏區)節以及精確的SD(源漏區)節，這對于集成工藝是一個極大的挑戰。

傳統的用于自對準柵極(self-align-gate)進行HALO(環形離子注入)、LDD注入或者SD注入的側墻(sidewall?spacer)，其形成過程包括一層或多層膜的沉積過程以及隨后的無掩膜的回刻過程，在回刻過程之后再進行注入過程。該回刻過程很容易并且不可避免的影響底層薄膜的厚度均勻性，以及導致不好的摻雜分布均勻性，該回刻過程還可能侵蝕晶片襯底導致襯底材料流失和/或摻雜成分的流失，從而難以提高半導體器件的性能。

以下，以CMOS(Complementary?Metal-Oxide-Semiconductor，互補金屬氧化物半導體)為例，對現有技術中形成側墻和進行注入的過程進行簡單介紹。

如圖1所示，提供一CMOS襯底1，在CMOS襯底1中形成有STI(淺溝道隔離)2，由STI隔離出NMOS(N型金屬氧化物半導體)區域和PMOS(P型金屬氧化物半導體)區域，在CMOS襯底1的NMOS和PMOS區域上形成有柵極結構3；

如圖2a、圖2b所示，在所述CMOS表面沉積單層(如圖2a所示)或者多層(如圖2b所示)薄膜4，該薄膜4覆蓋了CMOS襯底1表面以及整個柵極結構3的表面。薄膜4的材料可以為氧化硅或者氮化硅材料。

如圖3a、圖3b所示，對所述CMOS進行回刻，以刻蝕掉CMOS襯底1表面所沉積的單層或者多層薄膜4，從而形成柵極的側墻結構5，該側墻結構為單層(如圖3a所示)或者多層(如圖3b所示)結構。

如圖4a、圖4b所示，對所述CMOS進行HALO、LDD注入或者SD注入。

上述過程，在進行如圖3a、圖3b的回刻過程中會對CMOS器件產生不利的影響。如圖3a的單層膜的回刻過程易于侵蝕襯底1導致襯底材料流失和/或襯底摻雜成分的流失；如圖3b的多層膜的回刻過程中易于并且不可避免的影響底層薄膜的厚度均勻性以及摻雜成分分布的均勻性。該影響最終會導致器件性能的下降。

發明內容

有鑒于此，本發明提供一種半導體器件制造方法，以避免上述回刻過程對襯底的侵蝕而導致襯底材料流失和/或襯底摻雜成分的流失，或者對底層薄膜厚度均勻性以及摻雜成分分布均勻性的影響，而最終導致半導體器件性能下降。

本發明的技術方案是這樣實現的：

一種半導體器件制造方法，包括：

提供半導體器件襯底，在所述襯底上形成有柵極結構；

在所述半導體器件表面沉積至少1層結構的薄膜，所述薄膜厚度為1～6nm；

對所述半導體器件進行HALO、LDD注入或者SD注入。

進一步，所述薄膜的材料為氧化硅和/或氮化硅。

進一步，所述薄膜的沉積采用化學氣相沉積、低壓化學氣相沉積或者原子層沉積方法。

進一步，采用化學氣相沉積的制備參數為：制備溫度300～600℃，制備腔室氣壓30～600torr，制備時間5～80s，工藝氣體采用SiH₄作為氧化硅和氮化硅的硅氣源，采用N₂和/或NH₃作為氮化物氣源，采用N₂O作為氧化物氣源，所述SiH₄流量為60～5000sccm，N₂流量為1000～5000sccm，NH₃流量為50～1000sccm，N₂O流量為1000～5000sccm。