[發明專利]像素陣列基底結構、其制造方法、顯示設備和電子裝置

有效

• 申請號: 201110428133.5
• 申請日: 2011-12-20
• 公開（公告）號: CN102569308A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 永澤耕一;玉置昌哉;林宗治;加邊正章;福永容子
• 申請（專利權）人: 索尼公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/77;G02F1/1362
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 周少杰

技術領域

本公開涉及像素陣列基底結構、制造像素陣列基底結構的方法、顯示設備和電子裝置。

背景技術

在顯示設備中，在基底上形成如薄膜晶體管的電路組件，并且存在配線或接觸部分，使得基底表面不平坦。形成覆蓋包括晶體管等的電路單元的平面化膜(planarizing?film)以便移除不平坦。此外，已經提出形成兩層的平面化膜以便進一步使基底表面平面化的技術(例如，見日本未審專利申請公開No.2001-284342)。

在日本未審專利申請公開No.2001-284342的現有技術中，盡管形成兩層平面化膜，但是當從上面觀看時，在處于上下兩層的平面化膜中形成的接觸部分處于第一層和第二層中的相同位置。因此，第二層平面化膜的接觸部分的安排位置受電路單元的電路圖案的限制，在該電路單元中連接第一層平面化膜的接觸部分，使得難以自由布置第二層平面化膜的接觸部分。

此外，因為第二層平面化膜的接觸部分電連接到在第二層平面化膜上形成的像素電極，所以它們影響圖像等級，也就是說，它們變為確定顯示器的顯示等級的因素。如上所述，在現有技術中難以自由布置第二次平面化膜的接觸部分，其影響圖像等級。

希望提供一種像素陣列基底結構、制造該像素陣列基底結構的方法、具有該像素陣列基底結構的顯示設備、以及包括該顯示設備的電子裝置，該像素陣列基底結構在影響圖像等級的第二層平面化膜的接觸部分的布置中具有改進的自由度。

發明內容

根據本公開實施例的一種像素陣列基底結構，包括：順序堆疊在基底上的第一和第二平面化膜，在基底上形成電路單元；以及在第一和第二平面化膜之間形成的中繼配線，其中中繼配線將第一接觸部分電連接到第二接觸部分，第一接觸部分形成在第一平面化膜上并且連接到電路單元，第二接觸部分形成在第二平面化膜上、當從上面觀看時不同于第一接觸部分的位置。

在具有該配置的像素陣列基底結構中，為了在形成電路單元的基底上的平面化的目的形成的平面化膜具有通過順序堆疊第一和第二平面化膜實現的兩層結構，使得與具有單層結構的平面化膜相比，可能更可靠地移除由于電路的配線的不平坦導致的表面粗糙。此外，因為中繼配線布置在第一接觸部分和第二接觸部分之間，所以即使連接第一接觸部分的電路單元的電路密度增加，第二接觸部分的布置位置也不受電路圖案限制。換句話說，可能實現在第二平面化膜上形成的、影響圖像等級的第二接觸部分的自由布置。

根據本公開的實施例，因為可能更可靠地移除由于電路的配線的不平坦導致的表面粗糙，并且可能改進第二層(第二)平面化膜的布置中的自由度，所以可能提供具有高顯示等級的顯示設備。

附圖說明

圖1是示出根據本公開實施例的顯示設備的系統配置示例的框圖。

圖2是示出TFT電路單元的詳細配置示例的框圖。

圖3是示出MIP型像素的電路配置示例的框圖。

圖4是提供來圖示MIP型像素的操作的時序圖。

圖5是示出MIP型像素的詳細電路配置示例的電路圖。

圖6是示出驅動器IC中的像素數據的部分重寫的詳細處理順序的流程圖。

圖7A到7C是面積灰度方法(area?gradation?method)中像素劃分的說明圖。

圖8是示出三分像素結構中的子像素電極和兩組驅動電路之間的對應關系的電路圖。

圖9A、9B和9C是根據采用面積灰度方法的三分像素的第一實施例的像素結構的說明圖，其中圖9A或9C是示出三個子像素電極的平面圖，而圖9B是沿著圖9A或9C的線IXB-IXB取得的截面圖。

圖10A、10B和10C是根據采用面積灰度方法的三分像素的第二實施例的像素結構的說明圖，其中圖10A或10C是示出三個子像素電極的平面圖，而圖10B是沿著圖10A或10C的線XB-XB取得的截面圖。

圖11是選擇性地為像素電極供電的開關元件的說明圖。

圖12是示出根據實施例的像素陣列基底結構的詳細結構示例的主要部分的截面圖。

圖13A和13B是當在具有含有內建存儲器的像素結構的TFT基底上形成平面化膜、然后在其上形成像素電極時，對于基底表面的粗糙度，具有兩層的平面化膜的圖13A的情況和具有一層的平面化膜的圖13B的情況的比較視圖。

圖14是示出根據實施例的制造像素陣列基底結構的方法的處理的流程的流程圖。