[發明專利]制作半導體器件的方法

有效

• 申請號: 201110427771.5
• 申請日: 2011-12-19
• 公開（公告）號: CN103165436A
• 公開（公告）日: 2013-06-19
• 發明（設計）人: 王冬江;張海洋
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/31
• 分類號: H01L21/31
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明涉及半導體制造工藝，尤其涉及一種制作半導體器件的方法。

背景技術

低介電常數材料(低K材料)是當前半導體行業研究的熱門話題。通過降低集成電路中使用的介電材料的介電常數，可以降低集成電路的漏電電流，降低導線之間的電容效應，降低集成電路發熱等等。傳統的集成電路使用二氧化硅作為介電材料，氧化硅的介電常數約為4。目前降低介電常數的一種有效方法是在介電材料中添加納米級空洞，這種方法可以將其介電常數降低至2.2。但是，隨著半導體器件尺寸的不斷縮小，需要找到具有更低介電常數的材料以滿足半導體器件電學性能的需要。

另外還有一種方法是在介電材料中添加較大的間隙來進一步降低介電層的介電常數。圖1A-1B為現有的降低介電層的介電常數的方法的示意圖。如圖1A所示，提供半導體襯底(未示出)，半導體襯底上形成有介電層100，且在介電層100中形成有金屬填充插塞101，該金屬填充插塞101可以為大馬士革結構。此外，在介電層100上還依次形成有阻擋層102、底部抗反射層103和具有開口的光刻膠層104，其中，光刻膠層104的開口對應介電層100中未形成有金屬填充插塞101的部分。如圖1B所示，以光刻膠層104為掩膜對阻擋層102和介電層100進行刻蝕，以在介電層100中形成間隙105。

但是由于曝光分辨率等因素的限制，光刻膠層104中的開口尺寸通常較大，這樣導致在介電層100中形成的間隙105的尺寸比較大，其帶來的后果是：第一，嚴重降低了介電層100的機械強度；第二，后續工藝還需要去除底部抗反射層103和光刻膠層104，并在剩余部分上形成介電層，但由于間隙105的尺寸比較大會使得后續的介電材料重新填充至間隙105內，因此無法明顯地降低介電層100的介電常數。

因此，目前急需一種制作半導體器件的方法，以解決上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術中存在的問題，本發明提出了一種制作半導體器件的方法，包括：a)提供半導體襯底，所述半導體襯底上形成有介電層，所述介電層中形成有金屬填充插塞；b)在所述介電層上形成具有開口的光刻膠層，所述開口對應所述介電層中未形成有所述金屬填充插塞的部分；c)執行光刻膠回流工藝，以縮小所述開口的尺寸；d)以所述光刻膠層為掩膜對所述介電層進行干法刻蝕，以在介電層中形成間隙；以及e)執行濕法刻蝕，以擴大所述間隙的內部空間。

優選地，所述b)之前還包括在所述介電層上形成阻擋層的步驟。

優選地，所述阻擋層的材料為氧化物和/或碳氮硅化合物。

優選地，所述阻擋層的厚度為150-500埃。

優選地，所述光刻膠回流工藝為對所述光刻膠層進行烘烤。

優選地，所述烘烤的時間為1分鐘至5小時。

優選地，所述烘烤的溫度為80-500℃。

優選地，所述方法在所述d)步驟之后還包括去除所述光刻膠層的步驟。

優選地，步驟e)之后，還包括形成無孔介電層的步驟。

與現有技術相比，本發明采用光刻膠回流工藝來縮小介電層中形成的間隙的開口尺寸，并通過濕法刻蝕擴大間隙的內部空間，這種形狀的間隙不但可以保證較大的氣體填充空間，降低介電層的介電常數，而且還能夠提高介電層的機械強度。此外，由于間隙的開口尺寸較小，因而可以避免后續工藝中的介電材料填充到該間隙中。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，

圖1A-1B為現有的降低介電層的介電常數的方法的示意圖；以及

圖2A-2F為根據本發明一個實施方式制作半導體器件工藝流程中各步驟所獲得的器件的剖視圖。

具體實施方式

接下來，將結合附圖更加完整地描述本發明，附圖中示出了本發明的實施例。但是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。