[發明專利]半導體存儲器裝置及其測試方法

無效

• 申請號: 201110423373.6
• 申請日: 2011-12-16
• 公開（公告）號: CN102543161A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 柳祥俊
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;G11C29/08
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李佳;穆德駿

相關申請的交叉引用

本申請根據美國專利法第119(a)條要求于2010年12月17日提交的韓國專利申請No.10-2010-0130316的優先權，其全部公開通過引用整體合并于此。

技術領域

本發明的概念涉及一種半導體裝置，并且更具體地，涉及一種半導體存儲器裝置，包括該裝置的存儲器系統及其制造方法。

背景技術

制造其中至少兩層并且最多四層或者八層的動態隨機存取存儲器(DRAM)或者閃存被堆疊并且組裝在單個封裝中的產品可能花費大量的時間并且影響滿足對于高容量的需求的能力。因為單獨地測試封裝中的每一層，因此與當在封裝中存在單個層時相比，當在封裝中堆疊二至四層相同的存儲器時的測試時間為二至四倍長。

因此，期望有效地測試包括多個芯片的半導體裝置的方法以減少測試時間和成本。

發明內容

根據本發明概念的一些實施例，提供了一種半導體存儲器裝置，包括：存儲器單元陣列，該存儲器單元陣列包括多個存儲器單元，每個存儲器單元存儲至少一比特數據；輸出端子，配置為輸出輸出數據；以及數據輸出電路，配置為與輸出端子連接，將時鐘信號的周期劃分為至少兩個時段，僅在這至少兩個時段中的特定時段期間將輸出數據輸出到輸出端子，并且在這至少兩個時段中的除了所述特定時段之外的剩余時段期間使輸出端子處于高阻抗狀態。

數據輸出電路能夠包括數據掩蔽控制電路，配置為產生掩蔽控制信號，該掩蔽控制信號響應于時鐘信號和掩蔽信號在特定時段期間啟用并且在剩余時段期間禁用；以及數據輸出緩沖器，配置為響應于時鐘信號和掩蔽控制信號將輸出數據輸出到輸出端子或者使輸出端子處于高阻抗狀態。

根據本發明概念的其它實施例，提供了一種半導體存儲器裝置，包括多個半導體芯片和外部端子，外部端子被配置為將從每個半導體芯片輸出的信號輸出到外部源。每個半導體芯片包括輸出端子，輸出端子被配置為輸出輸出數據；以及輸出輸出電路，配置為與輸出端子連接，將第一時鐘信號的周期劃分為多個時段，僅在該多個時段中的特定時段期間將輸出數據輸出到輸出端子，并且在該多個時段中除了所述特定時段之外的剩余時段期間使輸出端子處于高阻抗狀態。

各半導體芯片的輸出端子能夠共同地與輸出端子連接或者能夠分別地與獨立的外部端子連接。

每個半導體芯片能夠進一步包括模式寄存器設置(MRS)電路，其被配置為設置測試模式。

在測試模式中數據輸出電路能夠響應于掩蔽控制信號僅在特定時段期間將輸出數據輸出到輸出端子并且在剩余時段期間使輸出端子處于高阻抗狀態。在非測試模式中數據輸出電路能夠在第一時鐘信號的周期的全時段期間將輸出數據輸出到輸出端子。

根據本發明概念的進一步的實施例，提供了一種測試半導體存儲器裝置的方法，該半導體存儲器裝置包括多個存儲器芯片以及與多個存儲器芯片共同連接的外部端子。該方法包括：將時鐘信號的周期劃分為多個時段；以及僅在該多個時段中的特定時段期間將每個存儲器芯片的輸出數據輸出到每個存儲器芯片的輸出端子，并且在該多個時段中除了所述特定時段之外的剩余時段期間使輸出端子處于高阻抗狀態。

在本發明的一方面，一種半導體存儲器裝置包括：存儲器單元陣列，其包括多個存儲器單元，每個存儲器單元存儲至少一比特數據；輸出端子，配置為輸出輸出數據；以及數據輸出電路，配置為與輸出端子連接，將時鐘信號的周期劃分為至少兩個時段，僅在這至少兩個時段中的特定時段期間將輸出數據輸出到輸出端子，并且在這至少兩個時段中除了所述特定時段之外的剩余時段期間使輸出端子處于高阻抗狀態。

在實施例中，數據輸出電路包括：數據掩蔽控制電路，配置為產生掩蔽控制信號，該掩蔽控制信號響應于時鐘信號和掩蔽信號在特定時段期間啟用并且在剩余時段期間禁用；數據輸出緩沖器，配置為響應于時鐘信號和掩蔽控制信號將輸出數據輸出到輸出端子或者使輸出端子處于高阻抗狀態。

在實施例中，數據輸出電路包括：數據掩蔽控制電路，配置為產生掩蔽控制信號，該掩蔽控制信號響應于時鐘信號和掩蔽信號在特定時段期間啟用并且在剩余時段期間禁用；數據輸出緩沖器，配置為響應于時鐘信號將輸出數據輸出到輸出端子；以及開關，配置為位于數據輸出緩沖器和輸出端子之間并且響應于掩蔽控制信號而閉合或者斷開。