[發明專利]具有節省空間的電容的集成電路及制作該集成電路的方法

有效

• 申請號: 201110418421.2
• 申請日: 2011-12-14
• 公開（公告）號: CN102629550A
• 公開（公告）日: 2012-08-08
• 發明（設計）人: D·丘馬科夫
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L27/08
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明有關于一種集成電路及制作該集成電路的方法。更特別的是，本發明是有關于一種具有節省空間的電容的集成電路及制作該集成電路的方法。

背景技術

在前段工藝期間，多個半導體裝置(如晶體管，電阻等)形成于半導體晶圓(wafer)上。在后段工藝(BEOL)期間，多個半導體裝置彼此互連，以在該晶圓上形成多個集成電路，該等集成電路隨后在晶圓切割期間被分為獨立的晶粒(die)。通過多個BEOL層的形成實現半導體裝置的互連，其中部分包括數個金屬化層和數個層間介電層(ILD層)。

電容是用于許多電性和電子裝置來實現各種功能。電容可制作為后段工藝(BEOL)的一部分。第一金屬化層沉積于半導體晶圓上時開始BEOL。后端電容通常需要大量的芯片面積和經常為其內可形成晶體管的可用芯片面積競爭。

在半導體裝置(如集成電路的電容等)的整合密度有不斷的興趣。高電容值對電容(包括DRAM儲存電容)是理想的。“電容值”是指儲存電荷的裝置的容量。一種增加電容值的方法是增加電容電極的面積。電容值與電極的表面面積成正比。但是，這種做法致集成電路上電容占用的實際面積的增加或芯片(集成電路)的尺寸增加。這些選項都不理想，因為增加由電容占用的實際面積排除其它半導體裝置和芯片尺寸的增加損害利益導向整合密度。

因此，欲提供每單位面積具有增加的電容值的電容的集成電路(即“節省空間的電容”)和其制作方法。也要增加電容的電容值而不占用更多的芯片空間或增加集成電路尺寸，以便增加在集成電路的已定面積上整合的半導體裝置的數量。以下敘述將部份提出本發明的其它特征及附加優點，而對本領域技術人員在審視下列敘述后或可從本發明的實行學習而使得本發明部分變為明顯。通過附加的權利要求中特別提出之處，能實現及獲得本發明的該優點及特征。

發明內容

對本領域技術人員而言，透過以下詳述可立即明白本發明的其它優點及特征。所述及圖標的該實施例是提供實行本發明的最佳說明。本發明能在不背離本發明的情況下，于各種明顯態樣中作修改。因此，隨附圖式是作例示用，而非限制本發明。

本發明為有鑒于前述的問題點所開發者，是為提供用于制作具有節省空間的電容的集成電路的方法。依據一示范性的實施例，方法包括在半導體襯底上上覆導電特征形成介電層。在該介電層內形成通孔開口以暴露部份該導電特征。在介電層內蝕入局部開口和位于該導電特征上。上覆該介電層及該局部開口內沉積抗蝕顆粒。使用該抗蝕顆粒作為蝕刻掩膜進一步蝕刻該介電層以擴大局部開口。上覆該擴大的局部開口和電接觸該導電特征形成第一導電層覆蓋擴展該部分開口。上覆該第一導電層形成電容絕緣層。上覆該絕緣層形成第二導電層。

依據本發明另一示范性的實施例，提供用于制作具有節省空間的電容的集成電路的方法。該方法包括在半導體襯底上上覆導電特征形成介電層。在該介電層內形成通孔開口以暴露部份該導電特征。以有機平坦化層(OPL)材料填充該通孔開口。蝕刻該介電層以形成位于該導電特征上的局部開口。在該局部開口內的該介電層上沉積抗蝕顆粒。在該抗蝕顆粒周圍進一步蝕刻該介電層以擴大該局部開口形成擴大的局部開口。移除該通孔開口內的該抗蝕顆粒和該OPL材料。在該通孔開口和該擴大的局部開口內，例如從金屬襯墊，形成下電容電極。上覆該金屬襯墊形成電容絕緣層。包括以金屬填充材料填充該通孔開口和該擴大的局部開口的形成上電容電極。

依據本發明又一示范性的實施例，提供具有節省空間的電容的集成電路。該集成電路包括具有表面面積的下電容電極，該表面面積包含擴大的局部開口的內表面面積和半導體襯底上的圖案化介電層中所形成的通孔開口。電容絕緣層上覆該下電容電極。上電容電極金屬填充材料填充該擴大的局部開口和該通孔開口，并具有包含該擴大的局部開口的內表面面積和和通孔開口的表面面積。

以下敘述將部份提出本發明的其它特征及附加優點，而對本領域技術人員在審視下列敘述后或可從本發明的實行學習而使得本發明部分變為明顯。通過附加的權利要求中特別提出之處，能實現及獲得本發明的該優點及特征。

附圖說明

圖1為依據本發明的示意實施例的集成電路制作方法的流程圖；

圖2為部分示意初始集成電路的剖面示意圖；

圖3至14為在集成電路工藝的后段工藝階段的形成節省空間的電容的各級初始集成電路的剖面示意圖。

具體實施方式