[發(fā)明專利]預(yù)測(cè)深亞微米集成電路互連線全開路缺陷電壓值的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110417640.9
• 申請(qǐng)日: 2011-12-13
• 公開（公告）號(hào): CN102708219A
• 公開（公告）日: 2012-10-03
• 發(fā)明（設(shè)計(jì)）人: 韋素芬;邵志標(biāo);耿莉
• 申請(qǐng)（專利權(quán)）人: 西安交通大學(xué)
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 陸萬(wàn)壽

技術(shù)領(lǐng)域：

本發(fā)明屬于集成電路領(lǐng)域，涉及一種集成電路可測(cè)性設(shè)計(jì)的故障測(cè)試方法，尤其是一種預(yù)測(cè)深亞微米集成電路互連線全開路缺陷電壓值的方法。

背景技術(shù)：

開路缺陷是集成電路中常見(jiàn)的故障之一。在芯片設(shè)計(jì)、制造和應(yīng)用中都有可能引入開路缺陷，造成電路電學(xué)特性的錯(cuò)誤。芯片物理設(shè)計(jì)、流片步驟、以及芯片應(yīng)用過(guò)程中造成開路缺陷的主要原因有：

(1)版圖設(shè)計(jì)中隱含的可制造性設(shè)計(jì)方面考慮不足，例如沒(méi)有充分地插入多通孔。

(2)芯片制造時(shí)光刻步驟引入的缺陷。

(3)芯片制造時(shí)刻蝕步驟引入的缺陷。

(4)芯片制造時(shí)接觸孔或通孔有完全的缺失或者不完整。

(5)由于電遷移效應(yīng)導(dǎo)致的金屬線或者通孔發(fā)生斷裂。

開路缺陷點(diǎn)的電壓受以下因素的影響：

(1)其它相鄰信號(hào)線與開路金屬線之間的耦合電容，以及相鄰信號(hào)線本身邏輯狀態(tài)的變化。

(2)相鄰的電源線、地線與開路金屬線間的耦合電容。

(3)斷開金屬線所驅(qū)動(dòng)的門電路的晶體管內(nèi)部柵電容。

(4)制造過(guò)程中在浮空金屬線上累積的電荷。

(5)芯片表面電阻、電容特性。

(6)所驅(qū)動(dòng)門電路的閾值電壓——即：拜占庭效應(yīng)(Byzantine?Effect)。

在以上所有六個(gè)影響因素中，第一個(gè)因素：相鄰信號(hào)線與開路金屬線之間的耦合電容的影響占據(jù)最重要的、決定性的地位。

在工藝是大于或者等于0.13微米的較大尺寸時(shí)，相對(duì)本征電容來(lái)說(shuō)，信號(hào)線之間耦合電容的影響效應(yīng)很小。在這樣的條件下，雖然上面列出的第一個(gè)因素——耦合電容會(huì)起到最重要的影響作用，但在較大尺寸下，它所起到的作用也非常之小。因此在過(guò)去的幾十年的時(shí)間內(nèi)，在工藝尺寸進(jìn)入深亞微米之前的集成電路可測(cè)性設(shè)計(jì)中，認(rèn)為開路缺陷處的電壓值是穩(wěn)定不變的高電平“1”、或者是穩(wěn)定不變的低電平“0”——這種近似所帶來(lái)的誤差很小，基本是合理的。所以在那樣的情況下，用傳統(tǒng)的靜態(tài)缺陷模型：固定為0的模型(stuck-at?0)來(lái)檢測(cè)開路缺陷電壓值為低電平“0”、固定為1的模型(stuck-at?1)來(lái)檢測(cè)開路缺陷電壓值為高電平“1”、以及多次固定測(cè)試(N-detection?stuck-at)，基本上能夠較好地覆蓋到開路缺陷。

但是隨著工藝進(jìn)入深亞微米和超深亞微米的尺寸，銅替代了鋁來(lái)作金屬互連線；且互連線寬度、間距減小；密度增大、層數(shù)增多、以及通孔數(shù)量的激增，這些因素都進(jìn)一步增加了開路缺陷出現(xiàn)的幾率。而且更重要的是，此時(shí)信號(hào)線之間耦合電容的影響相對(duì)本征電容來(lái)說(shuō)不再能夠忽略。因此當(dāng)那些和開路缺陷點(diǎn)相鄰的信號(hào)線邏輯發(fā)生變化時(shí)，由于電容耦合效應(yīng)導(dǎo)致開路缺陷處的電壓也發(fā)生相應(yīng)的改變。由于開路缺陷點(diǎn)的電壓不再是固定值，若繼續(xù)沿用以上的傳統(tǒng)靜態(tài)缺陷模型：固定為0的模型(stuck-at?0)、固定為1的模型(stuck-at?1)、和多次固定測(cè)試(N-detection?stuck-at)的話，在芯片測(cè)試階段會(huì)發(fā)現(xiàn)較多數(shù)量的全開路缺陷已經(jīng)不再能夠被已有的測(cè)試向量檢測(cè)出，芯片測(cè)試覆蓋率將不再能滿足要求。而確實(shí)，在實(shí)際的90納米、65納米、45納米、40納米、以及23納米項(xiàng)目中，已經(jīng)發(fā)現(xiàn)越來(lái)越多的真實(shí)的開路故障被遺漏，芯片電學(xué)性能發(fā)生錯(cuò)誤卻無(wú)法被已有的測(cè)試向量檢測(cè)到。芯片測(cè)試工程師不得不將這些無(wú)法被測(cè)出的、含有缺陷的芯片送交給可測(cè)試設(shè)計(jì)(DFT)工程師來(lái)做客戶次品返回(Customer?Retain)分析，極大地浪費(fèi)了測(cè)試時(shí)間。并且即便進(jìn)入了客戶次品返回分析的流程之后，沒(méi)有可靠的針對(duì)開路缺陷的電壓預(yù)測(cè)公式，也沒(méi)辦法有有效地對(duì)這些缺陷進(jìn)行診斷、確定、和定位，仍然沒(méi)有辦法達(dá)到高的測(cè)試覆蓋率。

所以當(dāng)工藝進(jìn)入小于0.13微米之后的深亞微米、以及更小的超深亞微米范圍時(shí)，我們急需找到準(zhǔn)確而高效的方法來(lái)確定互連線全開路缺陷點(diǎn)的電壓值。

發(fā)明內(nèi)容：

本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供一種預(yù)測(cè)深亞微米集成電路互連線全開路缺陷電壓值的方法，該方法能夠準(zhǔn)確而高效地確定互連線全開路缺陷點(diǎn)的電壓值，包括以下步驟：

(1)建立第一個(gè)電壓預(yù)測(cè)模型：