[發明專利]預測深亞微米集成電路互連線全開路缺陷電壓值的方法

有效

• 申請號: 201110417640.9
• 申請日: 2011-12-13
• 公開（公告）號: CN102708219A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: 韋素芬;邵志標;耿莉
• 申請（專利權）人: 西安交通大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 陸萬壽

1.預測深亞微米集成電路互連線全開路缺陷電壓值的方法，其特征在于：

(1)建立第一個電壓預測模型：

Vfloating=Σi=08Vi+Vtrap=[Σi=08(Vi1-Vi0)]+Vtrap]]>

={Σi=08[Ki*(C1_f)i-Ki*(C0_f)i]}+Vtrap---(1)]]>

公式(1)中V_floating為開路缺陷點的電壓值，以毫伏為單位；V_i為單根相鄰信號線在開路點感應出的電壓變化值；表示為某一根相鄰信號線由低電平向高電平跳變而在開路點感應出的電壓變化值；表示為同一時刻另一根相鄰信號線由高電平向低電平跳變而在開路點感應出的電壓變化值；V_trap表示浮空金屬線上累積電荷效應對電壓的影響；C_{1_f}表示開路金屬與該時刻邏輯值跳變為高電平的信號線間的耦合電容；C_{0_f}表示開路金屬與該時刻邏輯值跳變為低電平的信號線間的耦合電容；公式中的標號“i”表征與開路缺陷緊密相鄰的周圍信號線的標號，“i”不包含發生開路缺陷的信號線本身；K_i為對應不同相鄰情況耦合電容的線性化系數；

(2)建立第二個電壓預測模型：

Ci1=CVdd_f+ΣC1_f---(3)]]>

Ci0=CVss_f+ΣC0_f---(4)]]>

Ctotal=Ci1+Ci0---(5)]]>

公式(2)中V_floating為開路缺陷點的電壓邏輯值：0和1分別表示低電壓和高電壓；在公式(2)～(5)中，將相鄰的電源線、地線與開路金屬間的耦合電容也計入計算：電容C_{Vdd_f}表示開路金屬與相鄰電源線Vdd間的耦合電容；C_{Vss_f}表示開路金屬與相鄰地線Vss間的耦合電容；C_{1_f}表示開路金屬與該時刻邏輯值跳變為高電平的信號線間的耦合電容；C_{0_f}表示開路金屬與該時刻邏輯值跳變為低電平的信號線間的耦合電容；是電壓邏輯為高電平的線的耦合電容值之和；是電壓邏輯為低電平的線的耦合電容值之和；C_total是總耦合電容值；是為定義的高電平百分比門限，以為例：高于75％倍電源電壓即為高電平；為定義的低電平百分比門限，以為例：低于25％倍的電源電壓即為低電平；

(3)提取待測疑似存在開路缺陷的金屬線周圍信號線的耦合電容值，利用第二個電壓預測模型計算出電壓邏輯；在可測性設計的自動測試向量生成步驟中，加載測試向量，使得疑似存在開路缺陷的金屬線的輸入端電壓邏輯與計算出的電壓邏輯相反，若觀測到的開路電壓邏輯確實等于公式(2)的計算值，則說明此處有全開路缺陷。