[發明專利]用于半導體集成電路器件的感測放大器結構

有效

• 申請號: 201110413980.4
• 申請日: 2011-12-13
• 公開（公告）號: CN102543163A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 千德秀
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C11/4091
• 分類號: G11C11/4091
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用本申請要求2010年12月15日向韓國專利局提交的申請號為10-2010-0128006的韓國專利申請的優先權，本文通過引用包括該申請的全部內容。?

技術領域

本發明的示例性實施例涉及半導體集成電路器件，更具體而言，涉及半導體集成電路器件的感測放大器結構。?

背景技術

動態隨機存取存儲器(dynamic?random?access?memory，DRAM)是使用感測放大器來放大存儲在存儲器單元中數據的典型的半導體存儲器。感測放大器被配置為與和存儲器單元連接的位線對(位線和反相位線)(bit?line?and?bit?line?bar)連接，并且比較位線對中的電荷共享電壓電平與位線預充電電壓以區分存儲器單元的數據。?

現有的感測放大器包括鎖存模塊、平衡塊和列選擇塊。?

鎖存塊可以被設置在位線與反相位線之間，并且被配置為連接鎖存電路中的PMOS晶體管和NMOS晶體管。平衡塊被設置在位線與反相位線之間，并且用于響應于平衡信號使位線和反相位線等電位。列選擇塊可以被配置為響應于列選擇信號使位線和反相位線切換至數據傳遞線。?

鎖存塊、平衡/預充電塊和列選擇塊都可以由MOS晶體管和門構成，其中MOS晶體管的源和漏被適當地通過金屬互連耦接從而具有感測放大器結構。?

但是，隨著半導體存儲器件中集成密度增加，有源區之間的距離極大地被降低，并且金屬互連的線寬度以及金屬互連之間的距離被快速降低。?

因此，金屬互連的RC延遲增加，并且相鄰金屬互連之間的耦接使得難以準確地傳遞信號。?

發明內容

根據本發明示例性實施例的一個方面，一種半導體集成電路器件包括第一信號線和?第二信號線以及感測放大器，所述感測放大器包括多個NMOS晶體管和多個PMOS晶體管。感測放大器被配置為感測放大第一信號線與第二信號線之間的電勢差。多個NMOS晶體管和多個PMOS晶體管的被施加相同信號并具有相同導電類型的MOS晶體管結區被集成起來，以共享一個有源區的一部分。?

下面在“具體實施方式”部分中描述這些即其他特征、方面和實施例。?

附圖說明

結合附圖通過以下的詳細描述，可以更清楚地理解本說明書主題的以上以及其他方面、特征和其他優點，其中：?

圖1是表示根據本發明構思的一個示例性實施例的半導體集成電路的感測放大器的俯視圖；?

圖2是表示圖1中的N鎖存塊的電路；?

圖3是表示根據本發明構思的一個示例性實施例的N鎖存塊的布局的圖；?

圖4是圖3的N鎖存塊的立體圖；?

圖5是沿著圖3中線V-V’截取的截面圖；?

圖6是表示根據本發明構思的另一個示例性實施例的N鎖存塊的布局的圖；?

圖7是圖6的N鎖存塊的立體圖；?

圖8是表示圖1中的P鎖存塊的電路圖；?

圖9是根據本發明構思的一個示例性實施例的P鎖存塊的立體圖；?

圖10是根據本發明構思的另一個示例性實施例的P鎖存塊的立體圖；?

圖11是表示圖1中的N鎖存塊和平衡塊的電路圖；?

圖12是表示根據本發明構思的一個示例性實施例的圖11中的N鎖存塊和平衡塊的圖；?

圖13是表示根據本發明構思的另一個示例性實施例的圖11中的N鎖存塊和平衡塊的圖；?

圖14是包括圖1的預充電電路單元的平衡塊和N鎖存塊的電路圖；?

圖15是表示根據本發明構思的一個示例性實施例的N鎖存塊和包括圖14的預充電電路單元的平衡塊的布局的圖；以及?

圖16是表示根據本發明構思的另一個示例性實施例的N鎖存塊和包括圖14的預充電電路單元的平衡塊的布局的圖。?

具體實施方式

參照截面圖描述示例性實施例，所述截面圖是各種示例性實施例(以及中間結構)的示意圖。因此，應當預期到例如由制造技術和/或偏差引起的圖的形狀變化。因此，示例性實施例不應當被解釋為受到所示出的區域的具體形狀的限制，而是可以理解為可以存在例如由制造引起的形狀的偏差。在附圖中，為了清楚的目的，可能對層和區域的長度和尺寸做夸大處理。相似的附圖標記在附圖中表示相似的元件。還應當理解，當提及一層在另一層或襯底“上”時，其可以直接在另一層或襯底上，或者還可以存在中間層。?