[發明專利]差分信號端接電路

有效

• 申請號: 201110412641.4
• 申請日: 2011-12-12
• 公開（公告）號: CN102594332A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 約瑟夫·倫格;拉斯·拜爾斯;馬蒙·賽義多;理查德·蓋斯
• 申請（專利權）人: 美高森美半導體公司
• 主分類號: H03K19/018
• 分類號: H03K19/018
• 代理公司: 北京乾誠五洲知識產權代理有限責任公司 11042
• 代理人: 付曉青;楊玉榮

發明領域

本發明涉及信號處理領域，尤其是，涉及多模式差分端接電路。

發明背景

LVDS和LVPECL是用于在印刷電路板上差分高速信號互連的工業標準。每個具有用于在接收機上端接的其自己的規范。

低壓差分信令(LVDS)標準在文獻ANSI/TIA/EIA-644-A中定義。

低壓正射極耦合邏輯(LVPECL)事實上是由摩托羅拉公司開發的工業標準，并且從以前的信令方案ECL和PECL中獲得。

為了給用戶提供高度集成、靈活和有效的電路解決方案的目的，集成電路接收機設備可以在其電路內嵌入差分信號端接。

LVDS是輸出差分對的每側交替為到輸出端電流的信源和信宿的差分信號方案。其運行從2.5mA到4.5mA范圍的差動電流，當傳輸線對差動地與100歐姆電阻端接(如圖1所示)的時候，其轉化為250mV到450mV的差動電壓擺幅。不需要到地的外部路徑去端接直接耦合的LVDS信號。共模電壓標稱是1.0V。

LVPECL輸出結構的特點在于一對雙極晶體管開路射極，其在開和關狀態之間交替地轉換。為了電流從射極流到地，必須提供外部電路通道。在接收機上，對于Vdd-1.3V的直流偏壓，需要的差動電壓擺幅是1.1V。

圖2示出典型的具有標準端接的3.3V?LVPECL互連電路。該基準電壓Vtt可以作為實際的電壓饋送實現，或者作為Vdd和地引用的電阻的等效方案實現。

應該理解的是，這些端接電路顯著地是不同的，但是，所希望的是提供一種芯片內端接電路解決方案，這里單個集成電路能夠處理兩個類型的信號。

美國專利No.6,362,644公開了一種可編程的端接電路，其需要適用外部偏壓。

發明內容

本發明的實施例提供了用于在CMOS器件的相同的集成接收機接口內端接LVDS和PECL信號兩者的電路。

按照本發明的一個方面，提供一種多模式差分端接電路，包括：用于接收外部差分信號的一對差分輸入端子；耦合在所述差分輸入端子之間的一對串聯的負載元件；耦合所述負載元件的公共聯結點的模擬接口端子；耦合到所述負載元件的公共聯結點，用于響應于數字控制信號有選擇地對其施加偏壓的偏置電路；和用于接收數字控制信號以激活偏置電路的控制輸入端。

該電路可以通過選擇模擬和數字輸入的條件、DC耦合的PECL模式、AC耦合的PECL模式、DC耦合的LVDS模式和AC耦合的LVDS模式被編程以各種各樣的模式操作。

該端接電路可以以CMOS過程實現，其滿足YDS和PECL兩者的信號端接(DC偏置和阻抗匹配)需求。

CMOS技術的這個應用的優點是沒有在斷路狀態下引進電流泄漏，邏輯用于啟用和停用該電路的模擬部分。

該設計的應用性也可以適用于其他的信令標準，只要輸入信號電壓范圍不超出連接的接收機塊的限制。

按照本發明的另一個方面，提供一種端接差分信號的方法，包括：將差分信號施加于具有在所述它們之間耦合的一對串聯的負載元件的一對差分輸入端子；和通過設置耦合所述負載元件的公共聯結點的模擬接口端子的模擬條件，和用于激活耦合到所述負載元件的公共聯結點的偏置電路的控制輸入的數字條件確定操作模式。

附圖簡要說明

現在將參考伴隨的附圖僅僅通過舉例來更詳細地描述本發明，其中：

圖1舉例說明現有技術LVDS端接電路；

圖2舉例說明現有技術LCPECL端接電路；

圖3舉例說明按照本發明一個實施例的端接電路；

圖4舉例說明DC耦合的PECL端接電路；

圖5舉例說明AC耦合的PECL端接電路；

圖6舉例說明DC耦合的LVDS端接電路；和

圖7舉例說明AC耦合的LVDS電路。

發明詳細說明

圖3示出按照本發明一個實施例的連同必要的接口引線一起的內部集成電路端接和偏置電路。

該電路端接50歐姆差分外部信號線1a、1b，其連接到輸入塊3a、3b。一對50歐姆負載電阻2a、2b串聯連接在輸入塊3a、3b之間以端接信號線1a、1b。電阻2a、2b的公共聯結點經由25歐姆電阻8連接到標明Vt的模擬輸入端子4。

內部偏置電路包括配置為分壓器的一對1K歐姆電阻5a、5b，并且通過相應的CMOS晶體管6a、6b連接到供電干線VDD和地。在這個例子中，晶體管6a是NMOS晶體管，并且晶體管6b是PMOS晶體管。