[發明專利]用于CMOS器件的測試器件、制作方法及其使用方法

有效

• 申請號: 201110410491.3
• 申請日: 2011-12-09
• 公開（公告）號: CN103165578A
• 公開（公告）日: 2013-06-19
• 發明（設計）人: 王喆;張喆
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/02;G01R31/26
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明涉及半導體制造工藝，尤其涉及一種用于CMOS器件的測試器件、制作方法及其使用方法。

背景技術

圖1為現有技術形成CMOS器件過程中的剖視圖，下面參照圖1來說明CMOS器件的制作過程。CMOS器件的制作過程包括以下步驟：在半導體襯底100中形成N型阱區(N⁺)和P型阱區(P⁺)，其中半導體襯底100中已經形成有淺溝槽隔離區101；在N型阱區上覆蓋光刻膠層102并執行N型摻雜工藝，以在P型阱區內N型摻雜區(未示出)形成NMOS器件的N型摻雜區；在P型阱區上覆蓋光刻膠層并執行P型摻雜工藝，以在N型阱區內P型摻雜區形成PMOS器件的P型摻雜區。

然而，在形成NMOS器件的N型摻雜區時，如果覆蓋N型阱區的光刻膠層102的邊緣跨過N型阱區和P型阱區之間的界限A進入P型阱區，那么會導致P型阱區的被覆蓋處形成摻雜損失，這種摻雜損失將導致靜態漏電流比標準值高出3-10倍，且通常發生在晶片的中心區域。靜態漏電流的升高導致整個晶片的良品率降低，部分晶片的良品率甚至降低了30％。

在制作過程中，如果不及時發現上述現象，并調整工藝窗口，那么不僅本批晶片的良品率大大降低，而且還會影響后續晶片，這將導致嚴重提高生產成本。

因此，目前急需一種用于CMOS器件的測試器件、制作方法及其使用方法，以解決上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術中存在的問題，本發明提出了一種用于CMOS器件的測試器件，包括：半導體襯底，所述半導體襯底包括測試區域；N型阱區和P型阱區，所述N型阱區和所述P型阱區設置在所述半導體襯底中的所述測試區域內；P型摻雜區和N型摻雜區，所述P型摻雜區位于所述N型阱區內，所述N型摻雜區位于所述P型阱區內且具有預定寬度；接觸孔，所述接觸孔位于所述N型阱區、所述P型阱區、所述P型摻雜區和所述N型摻雜區上，用于使所述N型阱區、所述P型阱區、所述P型摻雜區和所述N型摻雜區與其它部件連通。

優選地，所述測試器件位于晶片的切割道中。

優選地，所述P型摻雜區包括第一P型摻雜區和第二P型摻雜區，所述N型摻雜區位于所述第一P型摻雜區和所述第二P型摻雜區之間。

優選地，所述P型摻雜區包括第一P型摻雜區、第二P型摻雜區、第三P型摻雜區和第四P型摻雜區，所述N型摻雜區包括分別具有不同預定寬度的第一N型摻雜區、第二N型摻雜區、第三N型摻雜區和第四N型摻雜區，其中，所述第一N型摻雜區、所述第二N型摻雜區、所述第三N型摻雜區和所述第四N型摻雜區分別設置在相鄰的所述第一P型摻雜區、所述第二P型摻雜區、所述第三P型摻雜區和所述第四P型摻雜區之間。

優選地，所述測試區域為矩形，所述第一P型摻雜區、所述第二P型摻雜區、所述第三P型摻雜區和所述第四P型摻雜區分別設置在所述測試區域的靠近四個頂角的位置處，用于容納所述N型摻雜區的所述P型阱區延伸至所述測試區域的中心，用于連接所述P型阱區的接觸孔設置在所述測試區域的中心，用于容納所述P型摻雜區的所述N型阱區延伸至所述測試區域的邊緣，用于連接所述N型阱區的接觸孔設置在所述測試區域的邊緣。

優選地，所述P型摻雜區包括第一P型摻雜區、第二P型摻雜區、第三P型摻雜區、第四P型摻雜區、第五P型摻雜區、第六P型摻雜區、第七P型摻雜區和第八P型摻雜區，所述N型摻雜區包括分別具有不同預定寬度的第一N型摻雜區、第二N型摻雜區、第三N型摻雜區、第四N型摻雜區、第五N型摻雜區、第六N型摻雜區、第七N型摻雜區和第八N型摻雜區，其中，所述第一N型摻雜區、所述第二N型摻雜區、所述第三N型摻雜區、所述第四N型摻雜區、所述第五N型摻雜區、所述第六N型摻雜區、所述第七N型摻雜區和所述第八N型摻雜區分別設置在所述第一P型摻雜區、所述第二P型摻雜區、所述第三P型摻雜區、所述第四P型摻雜區、所述第五P型摻雜區、所述第六P型摻雜區、所述第七P型摻雜區和所述第八P型摻雜區之間。