[發(fā)明專利]電路布局中的運(yùn)行中的器件表征

有效

• 申請(qǐng)?zhí)枺?/td>: 201110399371.8
• 申請(qǐng)日: 2011-12-01
• 公開(kāi)（公告）號(hào): CN102799701A
• 公開(kāi)（公告）日: 2012-11-28
• 發(fā)明（設(shè)計(jì)）人: 江昱嫻;戴雅麗;黃慕真;陳建文;蘇朝琴
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 北京德恒律師事務(wù)所 11306
• 代理人: 陸鑫;房嶺梅

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種電路布局中的運(yùn)行中的器件表征。

背景技術(shù)

在典型的集成電路設(shè)計(jì)工藝中，例如，在原理圖編輯器中首先生成的是正在進(jìn)行設(shè)計(jì)的集成電路的電路原理圖。在電路原理圖上進(jìn)行預(yù)布局模擬，從而模擬出該集成電路的性能。由于在進(jìn)行預(yù)布局模擬時(shí)集成電路的布局還沒(méi)有創(chuàng)建，因此，無(wú)法將集成電路布局的布局依賴影響(LDE)納入到預(yù)布局模擬的考慮范圍內(nèi)。而是在預(yù)布局模擬中假設(shè)出了LDE的默認(rèn)值。

在預(yù)布局模擬之后，例如，使用布局編輯器生成了集成電路布局。然后，在布局上進(jìn)行設(shè)計(jì)驗(yàn)證，其中，設(shè)計(jì)驗(yàn)證包括：設(shè)計(jì)規(guī)則檢查(DRC)、布局與原理圖一致性驗(yàn)證(LVS)、布局參數(shù)提取(LPE)以及寄生提取(RCX)。

然后，在布局上進(jìn)行后布局模擬。在后布局模擬中，將LDE納入考慮范圍，從而使產(chǎn)生的電路性能參數(shù)更準(zhǔn)確地反映出實(shí)際的電路。然后，將電路性能參數(shù)與設(shè)計(jì)規(guī)范相比較。如果電路性能參數(shù)符合設(shè)計(jì)規(guī)范的要求，則可以結(jié)束該設(shè)計(jì)。否則，設(shè)計(jì)工藝循環(huán)回到生成和編輯原理圖的步驟，并且重復(fù)這些包括預(yù)布局模擬、布局創(chuàng)建、設(shè)計(jì)驗(yàn)證以及后布局模擬的步驟來(lái)修改該設(shè)計(jì)。該循環(huán)被重復(fù)直至電路性能參數(shù)最終符合設(shè)計(jì)規(guī)范的要求為止。

在常規(guī)設(shè)計(jì)中，在預(yù)布局模擬和后布局模擬之間存在差距。由于預(yù)布局模擬無(wú)法準(zhǔn)確地反映出電路的性能，因此直到集成電路的所有布局都已經(jīng)結(jié)束的后布局模擬時(shí)才發(fā)現(xiàn)需要對(duì)電路進(jìn)行修改，從而導(dǎo)致高昂的費(fèi)用。

在先進(jìn)的納米CMOS設(shè)計(jì)中，與舊時(shí)的電路相比，LDE對(duì)器件的特性，比如，數(shù)字電路的載流量、輸出阻抗以及模擬電路的跨導(dǎo)率產(chǎn)生了更強(qiáng)的影響。因此，相較于以前，預(yù)布局模擬和后布局模擬之間的差距十分嚴(yán)重，從而迫使設(shè)計(jì)人要預(yù)備出額外的設(shè)計(jì)余量。由此明顯地犧牲了可達(dá)到的速度性能。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種設(shè)計(jì)系統(tǒng)，包括：布局模塊，包括計(jì)算單元，其中，所述計(jì)算單元被配置為：在所述電路的布局階段期間，提取電路中的集成電路器件的布局參數(shù)；以及使用所述布局參數(shù)計(jì)算出所述器件的電路參數(shù)；以及用戶界面，被配置為響應(yīng)于用戶對(duì)所述器件的選擇，顯示出所述器件的所述電路參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，所述集成電路器件是晶體管，其中，所述電路參數(shù)包括從基本上由所述晶體管的驅(qū)動(dòng)電流、閾值電壓、跨導(dǎo)、以及漏電導(dǎo)構(gòu)成的組中選擇出的參數(shù)，并且其中，所述布局參數(shù)包括從基本上由晶體管的阱鄰近參數(shù)、OD間隔、多晶硅間隔、擴(kuò)散長(zhǎng)度、及其組合構(gòu)成的組中選擇出的參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，所述計(jì)算單元被配置為執(zhí)行背景計(jì)算，從而在所述電路的所述布局階段結(jié)束之前，提取出所述布局參數(shù)并且計(jì)算出所述電路參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，進(jìn)一步包括：原理圖編輯器，被配置為用于編輯所述電路的原理圖，并且其中，所述原理圖編輯器被配置為將制造布局參數(shù)反向傳遞給所述原理圖來(lái)替換所述集成電路器件的默認(rèn)假設(shè)的布局參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，進(jìn)一步包括：布局編輯器，其中，所述布局編輯器被配置為用于提取所述集成電路器件的所述布局參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，所述計(jì)算單元被配置為在互連所述電路中的器件的金屬線被布線之前，提取出所述布局參數(shù)并且計(jì)算出所述電路參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，所述布局模塊進(jìn)一步包括：分析器，被配置用于響應(yīng)于所述布局參數(shù)的變化，生成并且圖示出所述電路參數(shù)的下降趨勢(shì)。

在該設(shè)計(jì)系統(tǒng)中，所述布局模塊和所述用戶界面被配置為將所述電路參數(shù)顯示為下降百分比。

根據(jù)本發(fā)明的另一方面，提供了一種設(shè)計(jì)系統(tǒng)，包括：布局模塊，被配置為：提取電路的晶體管的布局參數(shù)；將所述布局參數(shù)反向傳遞到所述電路的原理圖，從而替換默認(rèn)布局參數(shù)，其中，所述默認(rèn)布局參數(shù)是假設(shè)值；以及使用包括所述布局參數(shù)的所述原理圖計(jì)算出所述晶體管的電路參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，進(jìn)一步包括：用戶界面，被配置為響應(yīng)于用戶對(duì)所述晶體管的選擇，顯示出所述晶體管的所述電路參數(shù)。

在該設(shè)計(jì)系統(tǒng)中，所述電路參數(shù)被顯示為從自具有所述默認(rèn)布局參數(shù)的所述原理圖模擬出的電路參數(shù)中下降得到的下降值。

在該設(shè)計(jì)系統(tǒng)中，所述電路參數(shù)包括從基本上由所述晶體管的驅(qū)動(dòng)電流、閾值電壓、跨導(dǎo)、和漏電導(dǎo)構(gòu)成的組中選擇出的參數(shù)，并且其中，所述布局參數(shù)包括從基本上由晶體管的阱鄰近參數(shù)、OD間隔、多晶硅間隔、擴(kuò)散長(zhǎng)度、及其組合構(gòu)成的組中選擇出的參數(shù)。