[發明專利]記憶體及誘發熱載子注入與非門串列的選取記憶胞的方法

有效

• 申請號: 201110399181.6
• 申請日: 2011-11-24
• 公開（公告）號: CN103137202B
• 公開（公告）日: 2018-01-30
• 發明（設計）人: 黃竣祥
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/08
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 任巖

技術領域

本發明涉及一種快閃記憶體技術，特別是涉及一種在與非門組態中合適作為低電壓編程及抹除操作的記憶體及誘發熱載子注入與非門串列的選取記憶胞的方法。

背景技術

快閃記憶體是非揮發集成電路記憶體技術的一類。傳統的快閃記憶體使用浮動柵極記憶胞。隨著記憶裝置的密度提升，浮動柵極記憶胞之間逾加靠近，儲存在相鄰浮動柵極中的電荷交互影響即造成問題，因此形成限制，使得采用浮動柵極的快閃記憶體密度無法提升。另一種快閃記憶體所使用的記憶胞稱為電荷捕捉記憶胞，其采用電荷捕捉層取代浮動柵極。電荷捕捉記憶胞是利用電荷捕捉材料，不會如浮動柵極造成個別記憶胞之間的相互影響，并且可以應用于高密度的快閃記憶體。

典型的電荷儲存記憶胞包含一場效晶體管(FET)結構，其中包含由通道所分隔的源極與漏極，以及藉由一電荷儲存結構而與通道分離的柵極, 其中該電荷儲存結構包含穿隧介電層、電荷儲存層(浮動柵極或介電層)、與阻障介電層。較早的傳統設計如SONOS裝置，其中源極、漏極與通道形成于硅基材(S)上，穿隧介電層是由氧化硅(O)形成，電荷儲存層由氮化硅形成(N)，阻障介電層由氧化硅(O)形成，而柵極則為多晶硅(S)。

快閃記憶體裝置通常可以使用與非門(NAND)或是或非門(NOR)架構來施作，但也可以是其他的架構，包括與門(AND)架構。此與非門(NAND) 架構特別因為其在資料儲存應用方面的高密度及高速的優點而受到青睞。而或非門(NOR)架構則適合于例如編程法儲存等其他應用上，因為隨機存取是重要的功能需求。在一與非門(NAND)架構中，編程過程通常是依賴富勒-諾得漢(FN)穿隧，且需要高電壓，通常是在20伏特數量級，并需要高電壓晶體管來處理。此額外的高電壓晶體管及搭配使用于邏輯和其他資料流的晶體管在同一集成電路中，會造成工藝的復雜性增加。這樣則會增加此裝置的制造成本。

由此可見,上述現有的記憶體裝置在產品結構、方法與使用上,顯然仍存在有不便與缺陷,而亟待加以進一步改進。為了解決上述存在的問題,相關廠商莫不費盡心思來謀求解決之道,但長久以來一直未見適用的設計被發展完成,而一般產品及方法又沒有適切的結構及方法能夠解決上述問題, 此顯然是相關業者急欲解決的問題。因此如何能創設一種新的記憶體及誘發熱載子注入與非門串列的選取記憶胞的方法,使其可以在與非門 (NAND)架構中利用低電壓即可進行編程操作，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。

發明內容

本發明的目的在于，克服現有的記憶體裝置存在的缺陷，而提供一種新的記憶體及誘發熱載子注入與非門串列的選取記憶胞的方法，所要解決的技術問題是使其通過使用熱載子注入可以有效地降低編程電壓，非常適于實用。

本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的一種記憶體，其包含：多個記憶胞串聯安排于一半導體主體中；多條字元線，該多條字元線中的字元線與對應的該多個記憶胞中的記憶胞耦接；以及控制電路與該多條位元線耦接，以適合利用下列步驟對一所選取字元線對應的該多個記憶胞中的一選取記憶胞進行編程：在一編程區間時偏壓該多個記憶胞的第一及第二側之一至一漏極端電壓，且偏壓該第一及第二側的另一個至一源極端電壓以控制該編程區間時的電導；在該編程區間時施加漏極端導通電壓至介于該所選取字元線與該第一及第二側之一之間的字元線；在于該編程區間時施加源極端導通電壓至介于該所選取字元線與該第一及第二側的另一個之間的字元線；在該編程區間時施加一編程電壓至該所選取字元線；以及在該編程區間時施加一切換電壓至與該所選取字元線對應的選取記憶胞及與該所選取字元線鄰接的的選取的記憶胞。

本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。

前述的記憶體，其中所述的源極端導通電壓在該編程區間時會變動, 使得在該編程區間的一部分時熱載子注入發生在該所選取記憶胞以設置該所選取記憶胞至一編程臨界階級。

前述的記憶體，其中所述的偏壓該第一及第二側的另一個至一源極端電壓的步驟包括在該編程區間中的一段時間施加一快速減少的電壓。