[發明專利]陷阱電荷俘獲型快閃存儲器陣列結構及其操作方法

有效

• 申請號: 201110398045.5
• 申請日: 2011-12-02
• 公開（公告）號: CN102509727A
• 公開（公告）日: 2012-06-20
• 發明（設計）人: 潘立陽;劉利芳
• 申請（專利權）人: 清華大學
• 主分類號: H01L27/115
• 分類號: H01L27/115;G11C16/06
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 張大威

1.一種陷阱電荷俘獲型快閃存儲器陣列結構，包括：襯底以及形成在所述襯底上的二維存儲器陣列結構，其中，所述二維存儲器陣列結構包括：

沿第一方向的多個并行排列的存儲單元列，每個所述存儲單元列包括多個存儲單元，每個所述存儲單元為硅-氧化層-氮化硅-氧化層-硅型存儲器，它包含：位于所述襯底上的溝道區，位于所述溝道區之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵結構，以及位于所述柵結構第一邊緣處所述襯底中的源端和位于所述柵結構第二邊緣處所述襯底中的漏端，相鄰所述存儲單元之間相互隔離；

沿第二方向的多條并行排列的字線，和所述存儲單元的柵極層相連接；

沿所述第二方向的一條源線，將所有所述存儲單元的源端連接；

沿所述第一方向的多條并行排列的位線，分別與每個所述存儲單元列相匹配，并與所述字線、源線交叉排列，和所述存儲單元的漏端相連接。

2.如權利要求1所述的陷阱電荷俘獲型快閃存儲器陣列結構，其特征在于，每個所述存儲單元包含兩位信息，其中一位為存儲位，另一位為選擇位。

3.如權利要求1所述的陷阱電荷俘獲型快閃存儲器陣列結構，其特征在于，所述存儲單元列中的相鄰兩個所述存儲單元反向串聯，以使相鄰兩個所述存儲單元的源端連接在所述源線上，或者相鄰兩個所述存儲單元的漏端連接在同一條位線上。

4.如權利要求1所述的陷阱電荷俘獲型快閃存儲器陣列結構，其特征在于，所述襯底為p型半導體襯底，所述存儲單元的結構包括形成在所述p型半導體襯底上的p阱和形成在所述p阱上的所述溝道區，所述溝道區為非均勻摻雜，水平方向摻雜情況為p+/n-/p+，或者p+/p-/p+，或者p+/耗盡區/p+。

5.一種如權利要求1-4中任一項所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，包括讀取、編程以及擦除操作。

6.如權利要求5所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述讀取操作包括：

所述存儲器的襯底接地；

對連接到選中存儲單元的選中位線施加正的第一讀取電壓，對其余未選中位線施加正的第三讀取電壓；

對連接到選中存儲單元的選中字線施加正的第二讀取電壓，其余未選中字線接地；

對所述源線施加所述第三讀取電壓。

7.如權利要求6所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述第一讀取電壓為0V至2V。

8.如權利要求6所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述第二讀取電壓為2V至6V。

9.如權利要求6所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述第二讀取電壓為2V至8V。

10.如權利要求6所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，保持所述第三讀取電壓不變，提高所述第一讀取電壓，以減小對選中存儲單元的讀取干擾。

11.如權利要求5所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述編程操作包括：

所述存儲器的襯底接地；

對連接到選中存儲單元的選中位線施加正偏電壓，其余未選中位線接地；

對連接到選中存儲單元的選中字線施加負偏電壓，其余未選中字線接地；

所述源線浮空或接地。

12.如權利要求11所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述正偏電壓為2V至6V。

13.如權利要求11所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述負偏電壓為-4V至-15V。

14.如權利要求5所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述擦除操作包括：

所述存儲器的襯底接地；

對所有所述字線施加正的第一擦除電壓；

所有的所述位線以及所述源線浮空或接地。

15.如權利要求14所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述第一擦除電壓為5V至20V。

16.如權利要求5所述的陷阱電荷俘獲型快閃存儲器陣列的操作方法，其特征在于，所述擦除操作包括：

對所有所述字線施加正的第二擦除電壓；

對所述存儲器的襯底以及所有所述位線施加與所述第二擦除電壓相等的負的第三擦除電壓；

所述源線浮空。