[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110397325.4
• 申請日: 2011-12-02
• 公開（公告）號: CN103137598A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 周鳴
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體器件及其制造方法。

背景技術

隨著半導體制造工藝的發展，半導體芯片的面積越來越小，同時，在一個半導體芯片上的半導體器件的數量也越來越多。在半導體電路中，半導體器件之間的信號傳輸需要高密度的金屬互連線，然而這些金屬互連線帶來的大電阻和寄生電容已經成為限制半導體電路速度的主要因素。

在傳統的半導體工藝中，一方面，金屬鋁一般被用作半導體器件之間的金屬互連線，隨著半導體工藝的發展，金屬鋁互連線已經部分被金屬銅互連線所替代，這是因為金屬銅與金屬鋁相比具有較小的電阻值，采用金屬銅互連線可提高半導體器件之間信號的傳輸速度。另一方面，低介電常數(Low?K)或超低介電常數(ULK)絕緣材料被用作金屬層間的介質層的主要成分，減小了金屬層之間的寄生電容。

基于金屬銅互連線和Low?K或ULK的雙大馬士革(dual?damascene)工藝得到廣泛應用。雙大馬士革工藝的特點就是制造多層高密度的金屬互連結構，在一定程度上克服了大電阻和寄生電容的問題，從而使半導體電路更高效。雙大馬士革結構包括通孔(via)和溝槽(trench)。

現有技術中形成雙大馬士革結構可以采用三種方法：先形成通孔再形成溝槽(即via-first工藝)、先形成溝槽再形成通孔(即trench-first工藝)、自對準工藝(即self-aligned工藝)。以下以via-first工藝為例進行說明。

如圖1所示，提供半導體襯底10，在半導體襯底10上依次形成刻蝕阻擋層20、Low?K或ULK的介質層30、硬掩模層40；

如圖2所示，在硬掩模層40上形成光刻膠層，采用光刻工藝，形成與通孔相對應的光刻膠圖案50；

如圖3所示，以光刻膠圖案50為掩模，刻蝕硬掩模層40，去除光刻膠圖案50，且以刻蝕后的硬掩模層40為掩模，刻蝕介質層30和刻蝕阻擋層20至露出半導體襯底10；

如圖4所示，在硬掩模層40上形成光刻膠層，采用光刻工藝，形成與溝槽相對應的光刻膠圖案60；

如圖5所示，以光刻膠圖案60為掩模，刻蝕硬掩模層40，去除光刻膠圖案60，且以刻蝕后的硬掩模層40為掩模，刻蝕部分介質層30以形成溝槽70b。溝槽70b和通孔70a構成雙大馬士革結構70。

如圖6所示，在溝槽70b和通孔70a中填充銅金屬，且進行平坦化處理，去除硬掩模層40，金屬層的上表面與介質層30的上表面齊平。溝槽70b中的銅金屬形成金屬線80b，通孔70a中的銅金屬形成接觸插塞80a。

但是上述技術中存在以下問題：在采用干法刻蝕工藝刻蝕介質層30以形成溝槽70b的過程中，溝槽70b的深度不易精確控制，從而溝槽70b的深度不均勻，導致接觸插塞80a和金屬層80b的厚度分布不均勻，最終導致半導體器件的電阻分布不均勻，影響了半導體器件的穩定性和可靠性。

針對上述問題，現有技術提供了一種包括中間停止層的半導體器件，參考圖7所示，其在接觸插塞80b對應的介質層30a和金屬線80a對應的介質層30b之間設置一層中間停止層90。所述中間停止層90的材料為介電常數為8.0的氮化硅。由于中間停止層90的介電常數很大，從而提高了整個介質層的介電常數，最終增大了金屬層之間的寄生電容，不利于降低半導體器件的延遲時間。

更多關于雙大馬士革結構的技術可參考專利申請號為10183458的美國專利申請文件。

發明內容

本發明解決的問題是提供一種半導體器件及其制造方法，既可以保證半導體器件的電阻分布很均勻，又可以減小延遲時間，最終提高半導體器件的可靠性和穩定性。

為解決上述問題，本發明提供了一種半導體器件，包括：

半導體襯底；

依次位于所述半導體襯底上的刻蝕阻擋層、第一介質層、中間停止層和第二介質層，所述中間停止層具有致密的結構，且所述中間停止層的介電常數位于2.3～2.5；

被所述刻蝕阻擋層、第一介質層和中間停止層所包圍的接觸插塞；

被所述第二介質層所包圍的金屬線。

可選地，所述中間停止層的厚度范圍包括：

可選地，所述中間停止層的材料包括：氮化硼。

可選地，所述第一介質層或所述第二介質層的材料為低K介質層或超低K介質層。

為了解決上述問題，本發明還提供了一種半導體器件的制造方法，包括：

提供半導體襯底；