[發明專利]互連線電阻電容的測量結構和方法無效
| 申請號: | 201110395512.9 | 申請日: | 2011-12-03 |
| 公開(公告)號: | CN103134989A | 公開(公告)日: | 2013-06-05 |
| 發明(設計)人: | 王磊;魏泰;程玉華 | 申請(專利權)人: | 上海北京大學微電子研究院 |
| 主分類號: | G01R27/08 | 分類號: | G01R27/08;G01R27/26 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 201203 *** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 互連 電阻 電容 測量 結構 方法 | ||
技術領域
[0001]?本發明涉及集成電路制造領域,尤其涉及互連線測試結構及相應測試方法。
背景技術
[0002]?隨著集成電路的高速發展,特征尺寸越來越小,晶體管的集成度越來越高,而且連接這些晶體管的互連線也就越來越復雜。由于互連線復雜而引起的RC延遲對電路性能的影響也越來越大,因此互連線中電阻電容等電學參數的測試成為業界關注的重點。
互連線電阻及電容的測試原理通常為:將結構與互連線相似的互連線測試結構制造于集成電路中,再在集成電路制造完成后,通過對互連線測試結構電阻電容的測量,最終得到互連線的電阻電容。
目前業界存在的測試電阻電容的無源測試結構,要么只能對某一層的互連線進行電阻電容的測試,測試多層互連線時需要大量的芯片面積;要么就是測試得到的電容值包含三維效應,使得測試值不準確。本發明提出的測試結構適當共用測試端,并將兩個或多個子測試結構放到一個測試結構中,節省了芯片面積,降低了生產成本,消除了測試電容的三維效應。
發明內容
本發明提供一種多層互連線測試結構的層內電阻、層內耦合電容測量方法,以提高電阻電容測量精度并節省一定芯片面積,降低測量成本。
本發明提供的互連線測試結構包括多個子測試結構,所述子測試結構包含由電阻互連線和電容互連線構成的梳狀蜿蜒線結構,且某一所述子測試結構連接有獨立使用的測試端口,其中電阻互連線和電容互連線分別連接有獨立使用的測試端口;其他子測試結構的電阻互連線通過連接及測量開關并聯到子電阻測試端,其他子測試結構的電容互連線通過連接并聯到測試端口;各子測試結構位于不相鄰的金屬層。各子測試結構位于不相鄰的金屬層;除所述各子測試結構所在層的其他金屬層上,分別放有平行板結構;且位于所述最下層子測試結構以下的平行板結構共用一個測試端口,位于兩層所述子測試結構之間的平行板結構共用一個測試端口,位于所述最上層子測試結構以上的所有平行板結構共用一個測試端口。
本發明提供了采用本發明中互連線測試結構測量互連線電阻的方法,包括步驟:斷開開關,在有測試端口的子測試結構的蜿蜒電阻線的上進行直流測試,計算電阻值,所得電阻值作為有測試端口的子測試結構中所述蜿蜒電阻線的電阻值;閉合開關,在有測試端口的子測試結構的蜿蜒電阻線上進行直流測試,計算電阻值,所得電阻值為連接開關的子測試結構的蜿蜒電阻值與有測試端口的子測試結構的蜿蜒電阻值的并聯值;通過計算,可得連接開關的子測試機構的蜿蜒電阻線的電阻值。
本發明提供了采用本發明中互連線測試結構測量互連線層內電容的方法,包括步驟:斷開開關,在有測試端口的子測試結構的電阻線測試端口施加第一電壓;在有測試端口的子測試結構的電容線測試端口施加第二電壓,其中第一電壓與第二電壓的電壓值不相等;測量所述子測試結構電阻互連線測試端口和電容互連線測試端口的電容值,作為子測試結構所在層的層內電容值。閉合開關,在有測試端口的子測試結構的電阻線測試端口施加第一電壓;在有測試端口的子測試結構的電容線測試端口施加第二電壓,其中第一電壓與第二電壓的電壓值不相等;測量電阻互連線測試端口和電容互連線測試端口的電容值,作為有測試端口子測試結構所在層與連接開關的子測試結構所在層的層內電容并聯值。最后通過計算,可得連接開關的子測試結構所在層的層內電容值。
采用本發明實施例的一個互連線測試結構就能夠實現對兩層或多層互連線層內電阻及層內電容的測量,提高測量精度并降低所測電容邊緣電容的復雜程度。而現有技術中,若要測量多層互連線層內電阻及電容,并降低邊緣電容的復雜程度,則需要很多互連線測試結構,因此與現有技術相比,采用本發明實施例提供的互連線測試結構測量,能夠提高電容測試精度并節省芯片面積,降低測量成本。
附圖說明
圖1為本發明實施例中子測試結構的結構示意圖;
圖2為本發明實施例中測試結構的結構示意圖;
圖3為本發明實施例中測試結構的剖面結構示意圖;
圖4為本發明實施例提出的互連線層內電阻測量方法流程圖;
圖5為本發明實施例提出的互連線層內電容測量方法流程圖。
具體實施方式
針對背景技術提及的問題,本發明實施例提出下述互連線測試結構,以避免在采用現有測試結構測量多層電阻電容時需要大量測試結構,占用大量集成電路面積,提高測量成本的問題。
圖1為本發明實施例中子測試結構的結構示意圖,圖2為本發明實施例中測試結構的結構示意圖,圖3為本發明實施例中測試結構的剖面結構示意圖,結合圖1、圖2及圖3,本發明實施例提出的互連線測試結構包括:
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