[發明專利]鎖相環電路、其誤差校正方法和包括該電路的通信設備

無效

• 申請號: 201110392596.0
• 申請日: 2011-11-18
• 公開（公告）號: CN102480290A
• 公開（公告）日: 2012-05-30
• 發明（設計）人: 津田信一郎
• 申請（專利權）人: 索尼公司
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/06
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 杜誠;賈萌

技術領域

本公開涉及一種PLL電路、用于PLL電路的誤差校正方法和包括PLL電路的通信設備。

背景技術

為了將載波頻率鎖定到準確的頻率，在無線通信終端中使用鎖相環(PLL)電路。最近幾年，隨著半導體工藝的尺度縮小，關注這樣的結構：其中適用于用模擬電壓控制的電壓控制振蕩器(VCO)被數字控制振蕩器(DCO)代替。

在現有的使用VCO的PLL電路中，相位比較器比較基準時鐘和通過對VCO輸出信號分頻獲得的時鐘之間的相位差。在此，將用于將相位差轉換為脈沖寬度的采取三個狀態：向上、向下、和向上+向下的電路用作一般的相位比較器。另外，通過使用該脈沖控制電荷泵電路的電流源，并且用環濾波器將輸出的電流轉換為電壓，由此控制VCO。

另一方面，圖11示出最近關注的使用DCO的全數字PLL電路的示例。在使用DCO的全數字PLL電路中，與相位差相對應的累積時鐘的數量的小數部分被時間—數字轉換器(TDC)電路轉換為數字值，并且其整數部分被累積器電路轉換為數字值。另外，通過利用任意方法，與由此檢測的這些數字值之間的相位差相對應的數字值被反饋，從而數字地控制DCO。這種技術例如在相關技術文獻R.B.Staszewski等人的“All-Digital?Phase-Domain?TX?Frequency?Synthesizer?for?Bluetooth?Radios?in?0.13μmCMOS，ISSCC2004?Digest中公開。

發明內容

然而，當在使用TDC電路的PLL電路中設定了具有小的小數部分的分頻比時，由于TDC電路的分辨率，恐怕產生周期性誤差。另外，還造成由于TDC電路的分辨率引起的周期性誤差產生雜散分量的問題。成由于TDC電路的分辨率引起的周期性誤差產生雜散分量的問題。

進行本公開以解決上述問題，因此期望提供一種新穎和改進的PLL電路、用于該PLL電路的誤差校正方法以及包括該PLL電路的通信設備，能夠校正由于具有數字控制振蕩器的PLL電路中使用的TDC電路的有限分辨率產生的周期性誤差。

為了獲得上述期望，根據本公開實施例，提供一種PLL電路，包括：累積時鐘數檢測部分，將振蕩電路的累積時鐘數檢測為數字值；周期性檢測部分，用第一基準時鐘作為基準來檢測振蕩電路的累積時鐘數的小數部分的數字值的周期性；校正值計算部分，根據振蕩電路的輸出時鐘的一個周期的數字值、振蕩電路的累積時鐘數的小數部分具有的周期性的一個周期的數字值，以及通過自振蕩電路的累積時鐘數的小數部分具有的周期性的各周期的起點對第一基準時鐘的數目進行計數而獲得的值，計算校正值；以及加法部分，自周期性的各周期的起點開始，依第一基準時鐘將校正值加到累積時鐘數的小數部分。

根據本公開的另一實施例，提供一種用于PLL電路的誤差校正方法，該方法包括：將振蕩電路的累積時鐘數檢測為數字值；用第一基準時鐘作為基準來檢測振蕩電路的累積時鐘數的小數部分的數字值的周期性；根據振蕩電路的輸出時鐘的一個周期的數字值、振蕩電路的累積時鐘數的小數部分具有的周期性的一個周期的數字值，以及通過自振蕩電路的累積時鐘數的小數部分具有的周期性的各周期的起點對第一基準時鐘的數目進行計數而獲得的值，計算校正值；以及自周期性的各周期的起點開始，依第一基準時鐘將校正值加到累積時鐘數的小數部分。

根據本公開再一實施例，提供一種通信設備，該通信設備包括：PLL電路，PLL代表鎖相環，PLL電路包括：累積時鐘數檢測部分，將振蕩電路的累積時鐘數檢測為數字值；周期性檢測部分，用第一基準時鐘作為基準來檢測振蕩電路的累積時鐘數的小數部分的數字值的周期性；校正值計算部分，根據振蕩電路的輸出時鐘的一個周期的數字值、振蕩電路的累積時鐘數的小數部分具有的周期性的一個周期的數字值，以及通過自振蕩電路的累積時鐘數的小數部分具有的周期性的各周期的起點對第一基準時鐘的數目進行計數而獲得的值，計算校正值；以及加法部分，自周期性的各周期的起點開始，依第一基準時鐘將校正值加到累積時鐘數的小數部分。

如上文中闡述的，根據本公開的實施例，可提供一種新穎和改進的PLL電路、用于該PLL電路的誤差校正方法以及包括該PLL電路的通信設備，能夠校正由于具有數字控制振蕩器的PLL電路中使用的TDC電路的有限分辨率產生的周期性誤差。

附圖說明

圖1是示出當校正由于具有數字控制振蕩器的PLL電路中使用的TDC電路的有限分辨率產生的周期性誤差時校正值的計算的說明圖；

圖2是示出根據本公開第一實施例的PLL電路的結構的部分電路框圖；