[發(fā)明專利]鎖相環(huán)電路、其誤差校正方法和包括該電路的通信設(shè)備

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110392596.0
• 申請(qǐng)日: 2011-11-18
• 公開（公告）號(hào): CN102480290A
• 公開（公告）日: 2012-05-30
• 發(fā)明（設(shè)計(jì)）人: 津田信一郎
• 申請(qǐng)（專利權(quán)）人: 索尼公司
• 主分類號(hào): H03L7/08
• 分類號(hào): H03L7/08;H03L7/06
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 杜誠(chéng);賈萌

1.一種PLL電路，PLL代表鎖相環(huán)，所述電路包括：

累積時(shí)鐘數(shù)檢測(cè)部分，將振蕩電路的累積時(shí)鐘數(shù)檢測(cè)為數(shù)字值；

周期性檢測(cè)部分，用第一基準(zhǔn)時(shí)鐘作為基準(zhǔn)來(lái)檢測(cè)所述振蕩電路的累積時(shí)鐘數(shù)的小數(shù)部分的數(shù)字值的周期性；

校正值計(jì)算部分，根據(jù)所述振蕩電路的輸出時(shí)鐘的一個(gè)周期的數(shù)字值、所述振蕩電路的累積時(shí)鐘數(shù)的小數(shù)部分具有的周期性的一個(gè)周期的數(shù)字值，以及通過自所述振蕩電路的累積時(shí)鐘數(shù)的小數(shù)部分具有的周期性的各周期的起點(diǎn)對(duì)第一基準(zhǔn)時(shí)鐘的數(shù)目進(jìn)行計(jì)數(shù)而獲得的值，計(jì)算校正值；以及

加法部分，自所述周期性的各周期的起點(diǎn)開始，依所述第一基準(zhǔn)時(shí)鐘將所述校正值加到累積時(shí)鐘數(shù)的小數(shù)部分。

2.根據(jù)權(quán)利要求1所述的PLL電路，其中，所述累積時(shí)鐘數(shù)檢測(cè)部分包括：

TDC電路，檢測(cè)所述振蕩電路的累積時(shí)鐘數(shù)的小數(shù)部分，TDC代表時(shí)間—數(shù)字轉(zhuǎn)換器。

3.根據(jù)權(quán)利要求2所述的PLL電路，還包括：

切換部分，切換所述加法部分的校正值加入的存在或者不存在，

其中，所述切換部分根據(jù)分頻比、所述TDC電路的分辨率、累積時(shí)鐘數(shù)的小數(shù)部分具有的周期性的一個(gè)周期的數(shù)字值以及用于控制環(huán)帶的常數(shù)之間的關(guān)系，控制所述加法部分的校正值加入的存在或者不存在的切換。

4.根據(jù)權(quán)利要求1所述的PLL電路，還包括：

收斂檢測(cè)部分，檢測(cè)PLL的收斂狀態(tài)，

其中，所述收斂檢測(cè)部分在達(dá)到任意設(shè)定收斂狀態(tài)的條件下控制所述加法部分的校正值加入的存在或者不存在的切換。

5.根據(jù)權(quán)利要求1所述的PLL電路，還包括：

重計(jì)時(shí)部分，利用所述振蕩電路的輸出時(shí)鐘或者通過對(duì)所述輸出時(shí)鐘進(jìn)行分頻獲得的時(shí)鐘對(duì)所述第一基準(zhǔn)時(shí)鐘進(jìn)行重計(jì)時(shí)，

其中，所述累積時(shí)鐘數(shù)檢測(cè)部分使用通過由所述重計(jì)時(shí)部分對(duì)所述第一基準(zhǔn)時(shí)鐘進(jìn)行重計(jì)時(shí)獲得的時(shí)鐘作為第二基準(zhǔn)時(shí)鐘，并且所述累積時(shí)鐘數(shù)檢測(cè)部分在所述第二基準(zhǔn)時(shí)鐘的上升沿的時(shí)刻保持所述振蕩電路的累積時(shí)鐘數(shù)的整數(shù)部分的輸出。

6.根據(jù)權(quán)利要求5所述的PLL電路，其中，當(dāng)所述重計(jì)時(shí)部分使用上升沿作為用于重計(jì)時(shí)的邊沿時(shí)，所述累積時(shí)鐘數(shù)檢測(cè)部分檢測(cè)所述第一基準(zhǔn)時(shí)鐘的上升沿與所述振蕩電路的輸出時(shí)鐘和通過對(duì)所述輸出時(shí)鐘進(jìn)行分頻獲得的時(shí)鐘之一的上升沿之間的時(shí)間差的數(shù)字值的周期性。

7.根據(jù)權(quán)利要求5所述的PLL電路，其中，當(dāng)所述重計(jì)時(shí)部分使用下降沿作為用于重計(jì)時(shí)的邊沿時(shí)，所述累積時(shí)鐘數(shù)檢測(cè)部分檢測(cè)所述第一基準(zhǔn)時(shí)鐘的上升沿與所述振蕩電路的輸出時(shí)鐘和通過對(duì)所述輸出時(shí)鐘進(jìn)行分頻獲得的時(shí)鐘之一的下降沿之間的時(shí)間差的數(shù)字值的周期性。

8.根據(jù)權(quán)利要求5所述的PLL電路，還包括：

相位比較器，執(zhí)行算術(shù)運(yùn)算，從通過在每一第一基準(zhǔn)時(shí)鐘累積地加上用數(shù)字值表示的分頻比而獲得的值中減去在所述第二基準(zhǔn)時(shí)鐘的上升沿的時(shí)刻保持的所述振蕩電路的累積時(shí)鐘數(shù)的整數(shù)部分的數(shù)字值和所述振蕩電路的累積時(shí)鐘數(shù)的小數(shù)部分的數(shù)字值兩者。

9.根據(jù)權(quán)利要求8所述的PLL電路，其中，當(dāng)所述重計(jì)時(shí)部分使用上升沿作為用于重計(jì)時(shí)的邊沿時(shí)，所述相位比較器使用根據(jù)來(lái)自所述累積時(shí)鐘數(shù)檢測(cè)部分的輸出的所述第一基準(zhǔn)時(shí)鐘的上升沿與所述振蕩電路的輸出時(shí)鐘和通過對(duì)所述振蕩電路的所述輸出時(shí)鐘進(jìn)行分頻獲得的時(shí)鐘之一的上升沿之間的時(shí)間差的數(shù)字值而計(jì)算的小數(shù)部分作為所述振蕩電路的累積時(shí)鐘數(shù)的小數(shù)部分。

10.根據(jù)權(quán)利要求8所述的PLL電路，其中，當(dāng)所述重計(jì)時(shí)部分使用下降沿作為用于重計(jì)時(shí)的邊沿時(shí)，所述相位比較器使用根據(jù)來(lái)自所述累積時(shí)鐘數(shù)檢測(cè)部分的輸出的所述第一基準(zhǔn)時(shí)鐘的上升沿與所述振蕩電路的輸出時(shí)鐘和通過對(duì)所述振蕩電路的輸出時(shí)鐘進(jìn)行分頻獲得的時(shí)鐘之一的下降沿之間的時(shí)間差的數(shù)字值而計(jì)算的小數(shù)部分作為所述振蕩電路的累積時(shí)鐘數(shù)的小數(shù)部分。