[發明專利]內層電介質沉積方法、集成電路制造方法以及集成電路

無效

• 申請號: 201110388538.0
• 申請日: 2011-11-29
• 公開（公告）號: CN102427035A
• 公開（公告）日: 2012-04-25
• 發明（設計）人: 王灼平;沈璽
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/31
• 分類號: H01L21/31;H01L21/314
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及集成電路制造領域，尤其涉及硅鍺工藝中內層電介質(ILD，Inner?Layer?Dielectric)沉積方法、采用了該內層電介質沉積方法的集成電路制造方法、以及通過該集成電路制造方法制造出來的集成電路。

背景技術

對于集成電路(IC，integrate?circuit)的制造，首先一般在晶片(也稱為晶圓)中制造半導體器件(有源器件以及無源器件)，隨后在制造了半導體器件的晶片上對金屬連線層進行布線，以將半導體器件連接起來形成具有一定功能的集成電路或模塊。

內層電介質ILD是一種絕緣介質層，其一般用于隔離集成電路中有源器件(device)及第一層金屬層(Metal)。內層電介質的沉積是集成電路中常見的工藝。對于集成電路硅鍺工藝，現有的內層電介質沉積過程如下：在半導體器件制造的三閘級氧化層(TGO)工藝完成后，在晶片上進行高密度等離子體(HDP)沉積，沉積介質可以為摻有硼和磷的硅玻璃介質(BPSG)；然后進行等離子體增強正硅酸乙酯層(PETEOS)、平坦化CMP(chemical?mechanical?polishing，化學機械研磨)等常規工藝。

上述方案在進行HDP沉積工藝時，沉積介質中雜質離子容易影響內層電介質層以下的有源器件，進而引起器件TDDB(Time?Dependent?DielectricBreakdown，經時擊穿)效應，所述TDDB效應是指在添加小于擊穿電壓的電壓達到一定時間后，器件也會擊穿的現象。

發明內容

本發明提供了一種能夠降低半導體器件及集成電路的TDDB效應的內層電介質沉積方法、采用了該內層電介質沉積方法的集成電路制造方法、以及通過該集成電路制造方法制造出來的集成電路。

根據本發明的第一方面，提供了一種內層電介質沉積方法，其包括步驟：提供形成有半導體器件的晶片；在晶片上沉積氮氧化硅S_iON；以及沉積內層電介質層。

優選地，在所述在晶片上沉積氮氧化硅S_iON的步驟中，沉積的氮氧化硅層厚度為300～500埃。

優選地，在所述在晶片上沉積氮氧化硅S_iON的步驟中，沉積氮氧化硅的沉積工藝參數溫度400攝氏度。

優選地，在所述沉積內層電介質層步驟中，所沉積的內層電介質層是摻有硼和磷的硅玻璃層。

優選地，所述沉積內層電介質層的步驟包括：在射頻偏置功率為3000瓦或4000瓦下執行高密度等離子體沉積。

優選地，內層電介質沉積方法用于硅鍺工藝。

根據本發明的第二方面，提供了一種集成電路制造方法，其特征在于采用了根據本發明第一方面所述的內層電介質沉積方法。

根據本發明的第三方面，提供了一種根據本發明的第二方面所述的集成電路制造方法制造的集成電路。

根據本發明，在執行沉積內層電介質層的工藝之前，增加了沉積氮氧化硅S_iON的步驟；由此，由于沉積了氮氧化硅S_iON，沉積的內層電介質層的中的雜質離子(例如硼和磷等)不會對半導體器件區域(例如作為柵極氧化層的TGO層)造成影響，由此降低了器件的TDDB效應；并且，還提高了作為柵極氧化層的TGO層的一致性，從而避免了現有內層電介質沉積方法(例如硅鍺工藝中)導致器件TDDB效應大，TGO層一致性差的技術問題。

附圖說明

結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：

圖1為本發明實施例提供的內層電介質沉積方法的流程示意圖。

注意，附圖用于說明本發明，而非限制本發明。

具體實施方式

結合說明書附圖，下面提供具體的硅鍺工藝中內層電介質沉積流程如下：

圖1為本發明實施例提供的內層電介質沉積方法的流程示意圖。如圖1所示，本發明實施例提供的內層電介質沉積方法包括下述步驟：

步驟a1，提供形成有半導體器件的晶片。更具體地說，例如，在一個具體示例中，已經對該晶片執行了半導體器件制造工藝中的三閘級氧化層生長工藝，即已經對該晶片執行了用于生長柵極氧化層的三閘級氧化層生長工藝。