[發明專利]一種減輕晶圓切割應力破壞的晶圓結構及版圖設計方法

有效

• 申請號: 201110388108.9
• 申請日: 2011-11-30
• 公開（公告）號: CN103137567A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 許喆;洪文田;張建偉
• 申請（專利權）人: 和艦科技（蘇州）有限公司
• 主分類號: H01L23/00
• 分類號: H01L23/00;H01L27/02;G06F17/50
• 代理公司: 北京連和連知識產權代理有限公司 11278
• 代理人: 賀小明

技術領域

本發明涉及半導體制造領域，特別涉及一種減輕晶圓切割應力破壞的晶圓結構及版圖設計方法。

背景技術

現有的CMOS工藝中，當切割道內的版圖(layout)圖形密度，特別是金屬通孔/接觸(MVIA/CONT)層的密度高，并且面積較大時，在芯片切割的時候，容易因高密度的金屬連線聚集，而造成切割時大面積嚴重的崩裂，同時造成到上層鈍化保護層(passivation)更大程度的崩裂。該應力破壞甚至會破壞芯片保護環(seal?ring)，并進入客戶芯片，造成芯片失效。該效應越靠近芯片的拐角(corner)，情況越嚴重。

目前，業界比較常用的改善晶圓切割應力破壞的方法主要有兩種：

方法一、降低切割時的機械應力：主要是改善切割刀片、切割速度和切割深度等切割項參數。

方法二、保證安全距離：主要是保證切割道(Scribe?Line)和芯片保護環Seal?Ring的寬度(越寬越安全)。

方法一可以從源頭減小應力問題，但是切割技術也有其極限，且越高質量的切割技術帶來的是更多的切割費用，出于產品成本考量，晶圓切割技術的選擇有其局限性。

方法二也可以有效的防護芯片受損，但該方法是基于犧牲晶圓有效使用面積的基礎上的。越大的應力就要犧牲越多的Scribe?Line面積和Seal?Ring面積。

在IC市場競爭日益激烈的今天，成本控制越發顯得重要。提高晶圓的有效使用面積，已經成為提高設計廠家產品競爭力的重要因素之一，同時也是晶圓代工廠Foundry服務品質和競爭力的重要體現。如何利用相同面積的晶圓制作出更多數量的芯片，降低芯片的單位成本，已經成為了IC產品生產環節中的一個不可或缺的決勝因素。

在如此的背景環境下，芯片設計廠家不斷地在追求最優Scribe?Line和SealRing方案，在不斷的減小Scribe?Line和Seal?Ring寬度的同時，也就減弱了芯片的防護能力，將面臨更大的切割風險。情況嚴重時，可能會使切割造成的損失反而大于節省面積而獲得的成本效益。

然而，在芯片防護結構不得不向越來越緊張的成本控制妥協的前提下，該專利提供了一種可以降低晶圓切割應力破壞的版圖設計方法，該方法可以最大程度的控制切割應力的破壞范圍，將防止更大能量應力的崩裂發生，并將縮短不可避免的應力崩裂所造成的破壞距離。使得在保證安全切割的前提下，芯片設計廠家可以有條件選擇更窄的Scribe?Line和Seal?Ring。有效降低芯片單位成本的同時，保證芯片切割的高良率。

如上所述，結合附圖1a和1b所示，現有的CMOS工藝中，當切割道內的版圖圖形特征滿足layout圖形密度，特別是MVIA/CONT層的密度高，并且面積較大的條件時，以截面圖(圖1a)來看，該layout有著高密度MVIA/CONT圖形。從平面圖(圖1b)看，該圖形區長度L較長，寬度W較寬，接近ScribeLine?edge，在切割的時候，容易因底層高密度聚集的金屬連線短時間粘附在切刀顆?？p隙內，導致切刀短暫切割能力下降，從而造成頂層passivation層大面積嚴重的崩裂。因為芯片corner處，應力抵抗能力最弱，所以，越靠近芯片corner，該情況越嚴重，如圖2a和2b所示。該應力破壞嚴重情況下，可以破壞chip?seal?ring，進入芯片內部，直接造成芯片失效。

發明內容

針對現有技術中存在的上述缺陷和不足，本發明的目的在于提供一種減輕晶圓切割應力破壞的晶圓結構，其能夠防止晶圓切割時大能量的應力崩裂發生，或縮短崩裂的破壞距離。

為了實現上述目的，本發明采用以下技術方案：

一種減輕晶圓切割應力破壞的晶圓結構，所述晶圓結構包括高密度金屬層和位于其上方的氧化物鈍化保護層，所述氧化物鈍化保護層包括無圖形連線的金屬層和位于所述無圖形連線的金屬層上方的研磨墊層；

所述晶圓結構還包括開窗和金屬偽器件，所述開窗設置在所述晶圓結構的特征圖形上方的氧化物鈍化保護層上，所述金屬偽器件設置在所述晶圓結構的無圖形連線的金屬層上。

進一步地，所述開窗設置在所述研磨墊上。

進一步地，所述開窗的區域邊界位于所述高密度金屬層和頂層金屬層的區域邊界內。

進一步地，所述開窗的寬度配置為小于或等于測試鍵墊層(Testkey?PAD)窗口的寬度，同時大于切割時的切割寬度。

進一步地，所述金屬偽器件的長和寬與位于其下方的高密度金屬層的長和寬相等。