[發(fā)明專(zhuān)利]異質(zhì)結(jié)1T-DRAM單元結(jié)構(gòu)及其制備方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110386918.0
• 申請(qǐng)日: 2011-11-29
• 公開(kāi)（公告）號(hào): CN102456692A
• 公開(kāi)（公告）日: 2012-05-16
• 發(fā)明（設(shè)計(jì)）人: 黃曉櫓;陳玉文
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海華力微電子有限公司
• 主分類(lèi)號(hào): H01L27/108
• 分類(lèi)號(hào): H01L27/108;H01L29/12;H01L21/8242
• 代理公司: 上海新天專(zhuān)利代理有限公司 31213
• 代理人: 王敏杰

技術(shù)領(lǐng)域

本發(fā)明涉及一種DRAM結(jié)構(gòu)及其制備方法，尤其涉及一種異質(zhì)結(jié)1T-DRAM單元結(jié)構(gòu)及其制備方法。

背景技術(shù)

隨著半導(dǎo)體集成電路器件特征尺寸的不斷縮小，傳統(tǒng)1T（單晶體管）?embedded?DRAM（隨機(jī)存儲(chǔ)器）單元為了獲得足夠的存儲(chǔ)電容量（一般要求30fF/cell），其電容制備工藝（stack?capacitor或者deep-trench?capacitor）將越來(lái)越復(fù)雜，并且與邏輯器件工藝兼容性越來(lái)越差。因此，與邏輯器件兼容性良好的無(wú)電容DRAM（Capacitorless?DRAM）將在VLSI中高性能embedded?DRAM領(lǐng)域具有良好發(fā)展前景。其中?1T-DRAM（one?transistor?dynamic?random?access?memory）因其cell?size只有4F2而成為目前Capacitorless?DRAM的研究熱點(diǎn)。?1T-DRAM一般為一個(gè)SOI浮體（floating?body）晶體管，當(dāng)對(duì)其體區(qū)充電，即體區(qū)孔穴的積累來(lái)完成寫(xiě)“1”，這時(shí)由于體區(qū)孔穴積累而造成襯底效應(yīng)，導(dǎo)致晶體管的閾值電壓降低。當(dāng)對(duì)其體區(qū)放電，即通過(guò)體漏PN結(jié)正偏將其體區(qū)積累的孔穴放掉來(lái)完成寫(xiě)“0”，這時(shí)襯底效應(yīng)消失，閾值電壓恢復(fù)正常。開(kāi)啟電流增大。而讀操作是讀取該晶體管開(kāi)啟狀態(tài)時(shí)的源漏電流，由于“1”和“0”狀態(tài)的閾值電壓不同，兩者源漏電流也不一樣，當(dāng)較大時(shí)即表示讀出的是“1”，而較小時(shí)即表示讀出的是“0”。（Ohsawa,?T.;?et?al.?Memory?design?using?a?one-transistor?gain?cell?on?SOI,?Solid-State?Circuits,?IEEE?Journal,?Nov?2002,?Volume:?37?Issue:11?,?page:?1510?–?1522）。

目前，研究得最多的1T-DRAM是基于SOI（Silicon-on-Insulator）的結(jié)構(gòu)，由于埋氧層的存在，可以有效實(shí)現(xiàn)體區(qū)孔穴積累，增大了讀“0”和讀“1”之間輸出電流差額，即增大了信號(hào)裕度（margin）。但基于SOI結(jié)構(gòu)的1T-DRAM主要存在以下三方面問(wèn)題：1、體區(qū)電勢(shì)受體區(qū)與源和漏的孔穴勢(shì)壘限制，由于常規(guī)硅半導(dǎo)體禁帶寬度有限，體電勢(shì)的變化受到限制，閾值電壓的變化較小（一般只有0.3V左右），這使得讀出的信號(hào)電流較小。2、自加熱效應(yīng)，由于SiO2的熱導(dǎo)率遠(yuǎn)低于Si的熱導(dǎo)率，這種浮體式（Floating?Body）的1T-DRAM器件存在不易散熱的問(wèn)題，嚴(yán)重時(shí)會(huì)導(dǎo)致器件失效。3、碰撞電離受體漏勢(shì)壘控制，應(yīng)采用比常規(guī)硅半導(dǎo)體禁帶寬度更窄的半導(dǎo)體作為漏區(qū)，以增大碰撞電離效應(yīng)，增大體區(qū)孔穴產(chǎn)生速率，增大1T-DRAM單元的讀寫(xiě)速率。

目前，另一種研究得較多的1T-DRAM是基于Nwell埋層的結(jié)構(gòu)1T-DRAM，它不再使用SOI襯底，而使用體硅襯底，在體硅襯底中制備N(xiāo)well埋層，這樣有效克服了自加熱效應(yīng)。但這種結(jié)構(gòu)還存在如下問(wèn)題：1、Nwell埋層需要引出接正電壓，以使1T-DRAM的P型體區(qū)和Nwell埋層所存在的PN結(jié)反偏，但如果正電壓過(guò)高，又會(huì)造成Nwell埋層和源漏區(qū)域的N+連通，造成1T-DRAM器件失效。2、由于體區(qū)孔穴積累在對(duì)襯底一邊是依靠一個(gè)反偏的PN結(jié)來(lái)抑制孔穴流失，而PN結(jié)存在反偏漏電流，這種孔穴流失抑制效果不如SOI結(jié)構(gòu)來(lái)得好，從而減小了retention?time。3、同基于SOI的1T-DRAM結(jié)構(gòu)一樣，體區(qū)電勢(shì)受體區(qū)與源和漏的孔穴勢(shì)壘限制，由于常規(guī)硅半導(dǎo)體禁帶寬度有限，體電勢(shì)的變化受到限制，閾值電壓的變化較小（一般只有0.3V左右），這使得讀出的信號(hào)電流較小。4、同基于SOI的1T-DRAM結(jié)構(gòu)一樣，碰撞電離受體漏勢(shì)壘控制，應(yīng)采用比常規(guī)硅半導(dǎo)體禁帶寬度更窄的半導(dǎo)體作為漏區(qū)，以增大碰撞電離效應(yīng)，增大體區(qū)孔穴產(chǎn)生速率，增大1T-DRAM單元的讀寫(xiě)速率。

發(fā)明內(nèi)容

為解決上述現(xiàn)有技術(shù)中的問(wèn)題，本發(fā)明提供了一種異質(zhì)結(jié)1T-DRAM單元結(jié)構(gòu)，包括硅襯底、空洞層、P型硅層、柵極、源區(qū)和漏區(qū)，所述P型硅設(shè)于空洞層和柵極之間，所述空洞層設(shè)于硅襯底和P型硅之間，所述空洞層通過(guò)與柵極的自對(duì)準(zhǔn)設(shè)于所述P型硅之下，所述源區(qū)為N⁺型-Si_1-XC_X層，其中x為0.001—0.1，所述漏區(qū)為N⁺型-Si_1-yGe_y層，其中y為0.01—1，所述空洞層上形成碳硅-硅-鍺硅異質(zhì)結(jié)。

在本發(fā)明的一個(gè)較佳實(shí)施方式中，硅襯底為P型硅襯底。