[發明專利]異質結1T-DRAM單元結構及其制備方法

無效

• 申請號: 201110386918.0
• 申請日: 2011-11-29
• 公開（公告）號: CN102456692A
• 公開（公告）日: 2012-05-16
• 發明（設計）人: 黃曉櫓;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L29/12;H01L21/8242
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

1.一種異質結1T-DRAM單元結構，其特征在于，包括硅襯底、空洞層、P型硅層、柵極、源區和漏區，所述P型硅設于空洞層和柵極之間，所述空洞層設于硅襯底和P型硅之間，所述空洞層通過與柵極的自對準設于所述P型硅之下，所述源區為N⁺型-Si_1-XC_X層，其中x為0.001—0.1，所述漏區為N⁺型-Si_1-yGe_y層，其中y為0.01—1，所述空洞層上形成碳硅-硅-鍺硅異質結。

2.如權利要求1中所述的異質結1T-DRAM單元結構，其特征在于，所述硅襯底為P型硅襯底。

3.如權利要求1中所述的異質結1T-DRAM單元結構，其特征在于，所述硅襯底與所述源區和漏區連接。

4.制備如權利要求1所述的異質結1T-DRAM單元結構的方法，其特征在于，步驟包括：

步驟a、于硅襯底上形成一化合物半導體層；

步驟b、于所述化合物半導體層上形成P型硅層，所述硅襯底、化合物半導體層、P型硅層組成第一復合結構；

步驟c、于所述第一復合結構上形成用于隔離有源區的淺溝槽隔離結構；

步驟d、于所述有源區中之預定位置形成P溝道預制備區域及其上之柵極，并形成所述柵極側壁之側墻隔離層，并以上述結構同第一復合結構組成第二復合結構；

步驟e、于所述第二復合結構上形成一掩膜層，并于所述掩膜層上形成圖案窗口以暴露所述P溝道預制備區域及其上之柵極；

步驟f、利用所述圖案化掩膜層去除所述P溝道預制備區域中預定用于形成源漏區域部分中的物質，直至所述第一復合結構上的所述化合物半導體層被部分去除為止，以形成初始P溝道及其所屬之源漏預制備區域，并去除所述圖案化掩膜層；

步驟g、去除所述初始P溝道及其所屬源漏預制備區域下方屬于第一復合結構的化合物半導體層以形成空洞狀腔體；

步驟h、形成一氧化層，使所述氧化層覆蓋所述空洞狀腔體內表面以及所述第一復合結構表面；

步驟i、于所述第二復合結構表面形成一掩膜層，于所述掩膜層上形成圖案窗口以暴露所述柵極、初始P溝道所屬之源漏預制備區域以及所述圖案窗口緊鄰的淺溝槽隔離結構之部分；

步驟j、利用所述圖案化掩膜層去除所述初始P溝道兩側以及所述初始P溝道所屬源漏預制備區域下方的氧化層，并去除所述圖案化掩膜層；

步驟k、于所述初始P溝道所屬之源漏預制備區域內形成第一半導體層，使所述第一半導體層由所述初始P溝道下方兩側分別部分延伸進入所述空洞狀腔體，形成所述初始P溝道下方之空洞層，同時直接摻雜N⁺型離子；

步驟l、選擇性刻蝕去除漏區或源區的第一半導體層，直到硅襯底暴露；

步驟m、在步驟l中去除后的漏區或源區進行選擇性外延生長第二半導體層，同時直接摻雜N⁺型離子，并進行退火工藝。

5.如權利要求4所述制備異質結1T-DRAM單元結構的方法，其特征在于，步驟l中選擇性刻蝕去除漏區的第一半導體層，步驟k、l中所述第一半導體層為Si_1-XC_X層，其中x為0.001—0.1，步驟m中所述第二半導體層為Si_1-yGe_y層，其中y為0.01—1。

6.如權利要求4所述制備異質結1T-DRAM單元結構的方法，其特征在于，步驟l中選擇性刻蝕去除源區的第一半導體層，步驟k、l中所述第一半導體層為Si_1-yGe_y層，其中y為0.01—1，步驟m中所述第二半導體層為Si_1-XC_X層，其中x為0.001—0.1。

7.如權利要求4所述制備異質結1T-DRAM單元結構的方法，其特征在于，所述步驟a中所述化合物半導體層為鍺硅層。