[發(fā)明專利]一種FPGA控制設(shè)備的檢測(cè)裝置和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110383700.X
• 申請(qǐng)日: 2011-11-28
• 公開（公告）號(hào): CN102520710A
• 公開（公告）日: 2012-06-27
• 發(fā)明（設(shè)計(jì)）人: 張英文;李靜;竇曉光;劉朝輝
• 申請(qǐng)（專利權(quán)）人: 曙光信息產(chǎn)業(yè)（北京）有限公司
• 主分類號(hào): G05B23/02
• 分類號(hào): G05B23/02
• 代理公司: 北京安博達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11271
• 代理人: 徐國文

1.一種FPGA控制設(shè)備的檢測(cè)裝置，所述檢測(cè)裝置包括：內(nèi)存網(wǎng)卡單元和FPGA，所述內(nèi)存網(wǎng)卡單元包括內(nèi)存和PHY；所述FPGA包括：分別對(duì)所述內(nèi)存和所述PHY進(jìn)行控制的內(nèi)存控制器和MAC控制器；其特征在于，所述FPGA包括：與所述內(nèi)存控制器和所述MAC控制器分別連接的內(nèi)存檢測(cè)模塊和MAC檢測(cè)模塊，以及分別與所述內(nèi)存檢測(cè)模塊和所述MAC檢測(cè)模塊連接的結(jié)果匯總模塊。

2.根據(jù)權(quán)利要求1所述的檢測(cè)裝置，其特征在于，所述檢測(cè)裝置包括與所述FPGA連接的LED顯示單元。

3.根據(jù)權(quán)利要求1所述的檢測(cè)裝置，其特征在于，所述內(nèi)存包括DDR/2/3?SDRAM和QDR/II/II+SRAM。

4.根據(jù)權(quán)利要求1所述的檢測(cè)裝置，其特征在于，所述PHY包括千兆PHY和萬兆PHY。

5.根據(jù)權(quán)利要求1所述的檢測(cè)裝置，其特征在于，所述內(nèi)存控制器包括DDR內(nèi)存控制器和QDR內(nèi)存控制器；所述DDR內(nèi)存控制器對(duì)DDR/2/3?SDRAM進(jìn)行控制；QDR內(nèi)存控制器對(duì)QDR/II/II+SRAM進(jìn)行控制。

6.根據(jù)權(quán)利要求1所述的檢測(cè)裝置，其特征在于，所述MAC控制器包括千兆MAC控制器和萬兆MAC控制器。

7.根據(jù)權(quán)利要求1所述的檢測(cè)裝置，其特征在于，所述內(nèi)存檢測(cè)模塊包括DDR內(nèi)存檢測(cè)模塊和QDR內(nèi)存檢測(cè)模塊。

8.根據(jù)權(quán)利要求1所述的檢測(cè)裝置，其特征在于，所述MAC檢測(cè)模塊包括千兆MAC檢測(cè)模塊和萬兆MAC檢測(cè)模塊。

9.根據(jù)權(quán)利要求7、8所述的檢測(cè)裝置，其特征在于，所述結(jié)果匯總模塊將所述DDR內(nèi)存檢測(cè)模塊、所述QDR內(nèi)存檢測(cè)模塊、所述千兆MAC檢測(cè)模塊和所述萬兆MAC檢測(cè)模塊輸入的實(shí)時(shí)結(jié)果進(jìn)行寄存，當(dāng)所有的檢測(cè)結(jié)束后，所述結(jié)果匯總模塊會(huì)按照時(shí)間先后順序?qū)⑺膫€(gè)檢測(cè)模塊的最終結(jié)果依次輸出顯示給所述LED顯示單元。

10.根據(jù)權(quán)利要求2所述的檢測(cè)裝置，其特征在于，所述LED顯示單元包括8個(gè)LED指示燈。

11.根據(jù)權(quán)利要求7所述的檢測(cè)裝置，其特征在于，所述DDR內(nèi)存檢測(cè)模塊，用于檢測(cè)DDR/2/3?SDRAM的數(shù)據(jù)線、控制線及存儲(chǔ)空間。

12.根據(jù)權(quán)利要求7所述的檢測(cè)裝置，其特征在于，所述QDR內(nèi)存檢測(cè)模塊，用于檢測(cè)QDR/II/II+SDRAM的數(shù)據(jù)線、控制線及存儲(chǔ)空間。

13.根據(jù)權(quán)利要求8所述的檢測(cè)裝置，其特征在于，所述千兆MAC檢測(cè)模塊，用于檢測(cè)千兆網(wǎng)絡(luò)所在通路的數(shù)據(jù)傳輸正確性。

14.根據(jù)權(quán)利要求8所述的檢測(cè)裝置，其特征在于，所述萬兆MAC檢測(cè)模塊，用于檢測(cè)萬兆網(wǎng)絡(luò)所在通路的數(shù)據(jù)傳輸正確性。

15.根據(jù)1-14項(xiàng)權(quán)利要求任一項(xiàng)所述的FPGA控制設(shè)備的檢測(cè)裝置的FPGA控制設(shè)備的檢測(cè)方法，所述檢測(cè)方法以地址線走1、地址線走0、數(shù)據(jù)線走1、數(shù)據(jù)線走0的方式對(duì)所述內(nèi)存進(jìn)行檢測(cè)，其特征在于，所述檢測(cè)方法以單burst的方式對(duì)內(nèi)存存儲(chǔ)區(qū)塊進(jìn)行檢測(cè)。

16.根據(jù)權(quán)利要求15所述的檢測(cè)方法，所述檢測(cè)方法包括如下步驟：

(1)對(duì)地址線進(jìn)行檢測(cè)，判斷對(duì)地址線的檢測(cè)是否完成，判斷結(jié)果為“否”，則繼續(xù)對(duì)地址線進(jìn)行檢測(cè)；判斷結(jié)果為“是”，則輸出檢測(cè)結(jié)果并進(jìn)行步驟2；(2)對(duì)數(shù)據(jù)線進(jìn)行檢測(cè)，判斷對(duì)數(shù)據(jù)線的檢測(cè)是否完成，判斷結(jié)果為“否”，則繼續(xù)對(duì)數(shù)據(jù)線進(jìn)行檢測(cè)；判斷結(jié)果為“是”，則輸出檢測(cè)結(jié)果并進(jìn)行步驟3；(3)對(duì)內(nèi)存存儲(chǔ)區(qū)塊進(jìn)行檢測(cè)，判斷對(duì)內(nèi)存存儲(chǔ)區(qū)塊的檢測(cè)是否完成，判斷結(jié)果為“否”，則繼續(xù)對(duì)內(nèi)存存儲(chǔ)區(qū)塊進(jìn)行檢測(cè)；判斷結(jié)果為“是”，則輸出檢測(cè)結(jié)果并結(jié)束。