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[發明專利]一種支持多端口的網絡數據報文統計系統有效

專利信息
申請號: 201110383669.X 申請日: 2011-11-28
公開(公告)號: CN102404222A 公開(公告)日: 2012-04-04
發明(設計)人: 張磊;竇曉光;李旭;李靜;紀奎;張英文 申請(專利權)人: 曙光信息產業(北京)有限公司
主分類號: H04L12/56 分類號: H04L12/56
代理公司: 北京安博達知識產權代理有限公司 11271 代理人: 徐國文
地址: 100084 *** 國省代碼: 北京;11
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摘要:
搜索關鍵詞: 一種 支持 多端 網絡 數據 報文 統計 系統
【說明書】:

技術領域

本發明屬于網絡數據傳輸領域,具體講涉及一種支持多端口的網絡數據報文統計系統。

背景技術

報文的各種類型的統計是網絡接入設備的一種基本功能。通過對報文的各種統計類型,以及對流量的分析,可以發現網絡設備設計不合理或者性能瓶頸的所在,也有利于優化網絡設備的某些功能,來滿足客戶對服務質量的要求。例如:網絡接入設備處理過多的異常報文而導致其服務性能降低,若在設備的關鍵模塊存在各種統計功能,則可以找出異常原因的所在,提升設備的性能來滿足客戶的需求。

在現有技術中,最直接的報文統計方法是針對每個端口的類型分別設計計數器,若存在24個網絡端口,并需統計接收報文總數、bad包數、包長信息,則需要24x3x32=2304個觸發器資源,這會導致資源浪費并且收斂時序十分不易的問題。

專利號為ZL03132077.5的、名稱為“網絡信息交換中多端口收發包數統計方法”的發明中披露了一種報文統計的方法,其能夠統計16端口以太網報文的數量;但是,其實現方法存在以下弊端:

首先用blockram生成的ram占用的是xilinx?fpga?18KBRAMs,這種資源只有在fpga內部的指定列中存在,若限定與統計功能在此位置的周圍,勢必會對接口端的時序收斂帶來嚴重問題;

其次,此發明的計數器406根據狀態機402提供的信號將RAM送出的數據加1后再送入RAM中,即此發明對地址中的技術類型只能進行一次觸發,但在網絡接入中,每個端口數據包的輸入是隨機的若當16端口在某時鐘周期同時刻都有計數需求時,不能對多個端口同時計數。

最后,此發明限制其使用目標網絡為幀間隔為96bit的以太網,若目標網絡的封裝格式為PPP幀,也就是幀間隔為最小8bit,則會出現不能計數的問題。

發明內容

為克服上述缺陷,本發明提供了一種支持多端口的網絡數據報文統計系統,可以對數據報文進行無遺漏的統計。

為實現上述目的,本發明提供一種支持多端口的網絡數據報文統計系統,其包括:報文觸發電路和統計輸出電路,其改進之處在于,所述統計系統包括統計設備,所述報文觸發電路、所述統計設備和所述統計輸出電路依次連接。

本發明提供的優選技術方案中,所述報文觸發電路,包括:和網絡接入端口匹配的1bit控制觸發器CtrlTrig和與其連接的N?bit數據觸發器DataTrig;其中,N為小于等于16的自然數。

本發明提供的第二優選技術方案中,所述統計設備,包括:CPU地址譯碼電路、地址鎖存轉換電路、CPU讀脈沖寄存電路、觸發累計電路、計數器輪轉電路和存儲緩沖區;所述CPU地址譯碼電路、所述地址鎖存轉換電路和所述觸發累計電路依次連接;所述CPU讀脈沖寄存電路、所述觸發累計電路、所述計數器輪轉電路和所述存儲緩沖區依次連接;所述觸發累計電路與所述報文觸發電路連接,所述CPU讀脈沖寄存電路向所述統計輸出電路發送CPU讀有效數據。

本發明提供的第三優選技術方案中,所述N?bit數據觸發器DataTrig的N值設置為1時,對統計報文類型進行計數;否則對統計報文字節進行計數。

本發明提供的第四優選技術方案中,所述CPU地址譯碼電路為所述統計設備產生讀觸發信號。

本發明提供的第五優選技術方案中,所述存儲緩沖區為雙口RAM,所述雙口RAM采用LUT?RAM結構。

本發明提供的第六優選技術方案中,所述計數器輪轉電路存儲所述存儲緩沖區的地址總線RdAddress的譯碼結果,并將存儲結果和當前周期讀出的數據相加后,在下一周期寫入所述LUT?RAM;所述計數器輪轉電路與所述存儲緩沖區的地址總線RdAddress一一對應。

本發明提供的第七優選技術方案中,所述報文統計系統使用型號為lx130t的fpga芯片。

與現有技術比,本發明提供的一種支持多端口的網絡數據報文統計系統,可節省fpga內部的內存資源,并且統計電路的位置可隨接口位置隨意移動,避免了在時序上收斂嚴重的問題;而且不受限于某種網絡協議,不僅可以用于以太網,還可以用于SDH系統,可以適用于不同大小封裝的數據幀;再者,可以對數據報文進行無遺漏的統計;最后,可以同時對多個端口的數據報文進行統計。

附圖說明

圖1為網絡數據報文統計系統的結構示意圖。

圖2為CPU讀地址n的時序圖。

圖3為網絡20個端口同時接收28bytes的小包時序圖。

具體實施方式

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